基于0.18um工艺的CMOS七进制同步加法计数器设计与实现摘要随着数字集成电路的高速发展，加法计数越来越多运用在各种数字电路产品中，随着集成电路技术的不断创新，各种各样的加法计数器已经运用到各行各业中来。进入21世纪我们国家和国外在加法计数器上有着越来越多的合作，由于加法计数器在数码产品比重很高，加法计数器的发展也给数字电路发展带来的机遇。并已被运用到各种电子系统之中，其性能直接影响电路及系统的整体性能。加法计数器是数字系统中应用最广泛的时序逻辑部件之一，所谓计数器就是计冲的个数。本文设计的是一种七进制加法计数器的版图设计，采用JK触发器构成的加法计数器实现七进制加法循环计数功能。本文采用全定制的设计方法，全部使用人工布线来完成，全定制ASIC是利用集成电路的最基本设计方法，对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局。该方法尤其适用于数字电路设计。最后，采用Hspice和Calibre软件进行前后仿真和版图的绘制工作，并进行版图的DRC和LVS验证。然后进行前后仿真的对比，修改版图的尺寸，进一步优化版图。
