基于 FPGA 的除法器设计与实现 摘 要 除法器是最复杂的算术运算部件，除法器也是处理器 CPU 的基本组成模块之一。 在对数据进行处理的时候，都需要除法模块的参与。除法器作为最耗资源的集成电路 部件，它的性能、运算速度、功耗等都会影响整个处理器的性能，尤其是在数字信号 的处理过程中。 本项目运用数字电路，高级数字系统设计与验证，计算机组成原理等课程所学的 知识，利用 Verilog 语言，以加减交替算法和二进制数转换成 BCD 码为核心，设计了 能在 FPGA 开发板子上用七段数码管显示出结果的除法器。 本文首先介绍了 FPGA、FPGA 芯片、数码管的动态显示、数码管的静态显示；然 后介绍了 Verilog 硬件描述语言的发展史、Verilog 硬件描述语言的优点，同时重点介 绍了二进制转换成十进制和除法器算法，以及除法器的工作原理；接下来，对除法器 的结构设计、各个系统模块的功能、以及系统模块的端口进行了详尽的叙述，这也是 本文最重要的部分；最后对全文进行了总结。本文思路清晰，介绍全面，重点突出， 系统设计十分简洁、高效，并且可移植性强。 关键词：FPGA，除法器，加减交替法，
