基于 Systemverilog 的 CRC16 计算模块验证 摘 要 随着 IC(集成电路)产业的不断进步与发展，IP 复用技术产生并逐渐成熟，这使得 IC 的规模和复杂度不断提高，目前，造成传统的验证方法在时间方面完全不能满足 IC 验证的时间要求。因此，需要一个更方便更快速的方法来验证 IC 设计的正确性，而将 SystemVerilog 和 VMM(验证方法学)相结合的验证平台，恰好能够即方便又快速的验 证一个设计的正确性。 Systemverilog 主要是 Verilog、VHDL、C+的集合体，能够支持验证平台语言和 断言语言，本文就是利用 Systemverilog 来验证 CRC16 计算模块。本文首先通过验证平 台向验证目标输入数据，在输入数据的同时还给参考模型相同的数据；然后验证目标 和参考模型分别对数据进行处理；最后将处理后的两种数据在验证平台上进行比对， 可以通过对比结果，来判断数据是否正确。若比对结果不一致，则对错误信息进行上 报，并进行打印，验证人员可以通过波形进行 Debug，查找错误。当发现是验证目标 设计上有错误时，验证人员可以及时和设计人员进行沟通
