折叠式共源共栅运算放大器设计与实现摘 要运算放大器是模拟电路中最重要和最通用的单元电路之一，随着集成电路技术的不断发展与创新，高性能运算放大器得到了广泛的使用，成为模拟集成电路和混合信号集成电路设计的核心单元电路，并已被运用到各种电子系统之中，其性能直接影响电路及系统的整体性能，被人们称作“万能的集成电路”。本文设计的是一种折叠式共源共栅运算放大器的版图。折叠式共源共栅结构的CMOS运算放大器具有诸多优良特性。折叠式共源共栅电路不仅能提高增益，增加电源电压噪声抑制能力，还能在输出端允许自补偿。相对比套筒式的结构，折叠式电路可以增大电路的输出摆幅，并且使电路更适合做单位增益缓冲器。本文采用全定制的设计方法，人工布局布线来完成，全定制ASIC设计是集成电路的最基本设计方法，是对集成电路中所有的元器件进行精细布局的设计方法。全定制ASIC设计可以实现最小的芯片面积，最佳的布线布局、最优的功耗和得到最好的电特性等等。该方法经常被用于模拟电路、数模混合电路以及对速度、功耗、芯片面积和其它器件有着特殊要求的场合。本设计采用0.5微米工艺，使用Cadence中的Analog Art
