精选优质文档-倾情为你奉上数电大作业1计数器一、 实验目的1. 学习使用Verilog HDL语言，并学会使用进行Quartus软件编程和仿真；2. 掌握数字电路的设计方法，熟悉设计过程及其步骤；3. 培养学生的动手能力，能学以致用，为今后从事电子线路设计打下良好基础；4. 巩固加深对数电知识的理解，在仿真调试过程中，能结合原理来分析实验现象；二、 实验内容1. 设计内容及要求1) 利用Verilog HDL设计一个以自己学号后三位为模的计数器；2) 编写源程序；3) 给出仿真电路图和仿真波形图；2. 需求分析：由于本人的学号为，后3位为501，为便于观察，选取中间三位为进制来编写加法计数器，以保证与他人的区别性，即编一个以213为模的加法计数器。若采用同步清零的方法，则计数为0212，化为二进制数即为0 0000 0000计到0 1101 0100。3. 编写源代码：module count_213(out,data,load,reset,clk); output 8:0 out;
