1、2009 年计算机统考 计算机组成原理部分11冯 诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU 区分它们的依据是 。A指令操作码的译码结果 B指令和数据的寻址方式C指令周期的不同阶段 D指令和数据所在的存储单元12一个 C 语言程序在一台 32 位机器上运行。程序中定义了三个变量 x、y 和 z，其中 x 和 z 为 int 型，y 为 short 型。当 x=127，y=-9 时，执行赋值语句 z=x+y 后，x、y 和z 的值分别是 。Ax=0000007FH ，y=FFF9H ，z=00000076HBx=0000007FH ，y=FFF9H ，z=FFFF0076HCx
2、=0000007FH，y=FFF7H，z=FFFF0076HDx=0000007FH，y=FFF7H，z=00000076H13浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为 5 位和 7 位（均含 2 位符号位）。若有两个数 X=2729/32，Y=255/8，则用浮点加法计算 X+Y 的最终结果是。A00111 1100010 B00111 0100010C01000 0010001 D发生溢出14某计算机的 Cache 共有 16 块，采用 2 路组相联映射方式（即每组 2 块）。每个主存块大小为 32B，按字节编
3、址。主存 129 号单元所在主存块应装入到的 Cache 组号是 。A0 B1 C4 D615某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。现要用 2K8 位的 ROM 芯片和 4K4 位的 RAM 芯片来设计该存储器，则需要上述规格的ROM 芯片数和 RAM 芯片数分别是。A1、 15 B2、15 C1 、30 D2 、3016某机器字长为 16 位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC 自动加 1。若某转移指令所在主存地址为 2000H，相对位移量字段
4、的内容为 06H，则该转移指令成功转移后的目标地址是 。A2006H B2007H C2008H D2009H17下列关于 RISC 的叙述中，错误的是。ARISC 普遍采用微程序控制器BRISC 大多数指令在一个时钟周期内完成CRISC 的内部通用寄存器数量相对 CISC 多DRISC 的指令数、寻址方式和指令格式种类相对 CISC 少18某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为 90ns、80ns、70ns 、和 60ns，则该计算机的 CPU 时钟周期至少是 。A90ns B80ns C70ns D60ns19相对于微程序控制器，硬
5、布线控制器的特点是。A指令执行速度慢，指令功能的修改和扩展容易B指令执行速度慢，指令功能的修改和扩展难C指令执行速度快，指令功能的修改和扩展容易D指令执行速度快，指令功能的修改和扩展难20假设某系统总线在一个总线周期中并行传输 4B 信息，一个总线周期占用 2 个时钟周期，总线时钟频率为 10MHz，则总线带宽是 。A10MB/s B20MB/s C 40MB/s D80MB/s21假设某计算机的存储系统由 Cache 和主存组成，某程序执行过程中访存 1000 次，其中访问 Cache 缺失（未命中） 50 次，则 Cache 的命中率是 。A5% B9.5% C50% D95%22下列选项
6、中，能引起外部中断的事件是。A键盘输入 B除数为 0C浮点运算下溢 D访存缺页43（8 分）某计算机的 CPU 主频为 500MHz，CPI 为 5（即执行每条指令平均需 5个时钟周期）。假定某外设的数据传输率为 0.5MB/s，采用中断方式与主机进行数据传送，以 32 位为传输单位，对应的中断服务程序包含 18 条指令，中断服务的其他开销相当于 2条指令的执行时间。请回答下列问题，要求给出计算过程。（1）在中断方式下，CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是多少？（2）当该外设的数据传输率达到 5MB/s 时，改用 DMA 方式传送数据。假定每次DMA 传送块大小为
7、5000B，且 DMA 预处理和后处理的总开销为 500 个时钟周期，则CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是多少？（假设 DMA 与 CPU 之间没有访存冲突）44. 某计算机字长 16 位，采用 16 位定长指令字结构，部分数据通路结构如图 17 所示。图 17 中所有控制信号为 1 时表示有效、为 0 时表示无效，例如控制信号 MDRinE 为 1 表示允许数据从 DB 打入 MDR，MDRin 为 1 表示允许数据从总线打入 MDR。假设MAR 的输出一直处于使能状态。加法指令“ADD(R1), R0”的功能为(R0) + (R1) -(R1)，即将 R0 中
8、的数据与 R1 的内容所指主存单元的数据相加，并将结果送入 R1 的内容所指主存单元中保存。表 1 给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表 1 描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。表 1存储器 （ M ）M e m R M e m W D a t a A d d rC BD BA BM A RM D RM A R i nM D R o u t EM D R o u tM D R i n eM D R i nR 0R 0 o u tR 0 i nR 1R 1 o u tR 1 i nAA L UA CA i nA d dA C i n
9、A C o u tP CP C o u tP C + 1P C i nI RI R i n至 指 令 译 码 部 件控 制 信 号 图 例X o u t 三 态 门 及 其 控 制 信 号X i n 寄 存 器 输 入 控 制 信 号时钟 功能 有效控制信号C1 MAR - - B- - C- - D- - 22假定一台计算机的显示存储器用 DRAM 芯片实现，若要求显示分辨率为 16001200，颜色深度为 24 位，帧频为 85Hz，显存总带宽的 50%用来刷新屏幕，则需要的显存总带宽至少约为 。A245Mbit/s B979Mbit/s C1 958Mbit/s D7 834Mbit/s
10、二、综合应用题43（11 分）某计算机字长为 16 位，主存地址空间大小为 128KB，按字编址。采用单字长指令格式，指令各字段定义如图 B-4 所示。转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义见表 B-1。（1）该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器（MAR）和存储器数据寄存器（ MDR）至少各需要多少位？ （2）转移指令的目标地址范围是多少？ （3）若操作码 0010B 表示加法操作（助记符为 add），寄存器R4 和 R5 的编号分别为 100B 和 101B，R4 的内容为 1234H，R5 的内容为 5678H，地址1234H
11、 中的内容为 5678H，地址 5678H 中的内容为 1234H，则汇编语言为“add(R4), (R5)+”（逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么（用十六进制表示）？该指令执行后，哪些寄存器和存储单元中的内容会改变？改变后的内容是什么？44（12 分）某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache 和数据 Cache 分离，均有 8 个 Cache 行，每个 Cache 行大小为 64B，数据 Cache 采用直接映射方式。现有两个功能相同的程序 A 和 B，其伪代码如下：假定 int 类型数据用 32 位补码表示，程序编译时 i、j、sum 均
12、分配在寄存器中，数组a 按行优先方式存放，其首地址为 320（十进制数）。请回答下列问题，要求说明理由或给出计算过程。 （1）若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据Cache 的总容量为多少？ （ 2）数组元素 a031和 a11各自所在的主存块对应的Cache 行号分别是多少（ Cache 行号从 0 开始）？（3）程序 A 和 B 的数据访问命中率各是多少？哪个程序的执行时间更短？2010 年计算机统考 计算机组成原理部分解析12D 。考查计算机的性能指标。CPU 的时钟频率，也就是 CPU 主频率，一般说来，一个时钟周期内完成的指令数是固定的，所以主频越高，CPU
13、 的速度也就越快，程序的执行时间就越短。数据在功能部件之间传送的路径称为数据通路，数据通路的功能是实现 CPU 内部的运算器和寄存器以及寄存器之间的数据交换。优化数据通路结构，可以有效提高计算机系统的吞吐量，从而加快程序的执行。计算机程序需要先转化成机器指令序列才能最终得到执行，通过对程序进行编译优化可以得到更优的指令序列，从而使得程序的执行时间也越短。13B 。考查定点数的运算。用补码表示时 8 位寄存器所能表示的整数范围为-128+127 。由于 r1=-2，r2=-14， r3=-112， r4=-8，则 r2r3=1568，结果溢出。14B 。考查不同精度的数在计算机中的表示方法及其相
14、互转换。由于（int）f=1 ，小数点后面 4 位丢失，故错。的计算过程是先将 f 转化为双精度浮点数据格式，然后进行加法运算，故（d+f）-d 得到的结果为双精度浮点数据格式，而 f为单精度浮点数据格式，故错。15D 。考查存储器的组成和设计。 用 2K4 位的芯片组成一个 8K8 位存储器，每行中所需芯片数为 2，每列中所需芯片数为 4，各行芯片的地址分配如下。第一行（2 个芯片并联）：0000H 07FFH。 第二行（2 个芯片并联）：0800H 0FFFH。 第三行（ 2 个芯片并联）：1000H17FFH。 第四行（2 个芯片并联）：1800H 1FFFH。于是地址 0B1FH 所在
15、芯片的最小地址即为 0800H。 16A。考查半导体随机存取存储器。一般 Cache 采用高速的 SRAM 制作，比 ROM 速度快很多，因此是错误的，排除法即可选 A。RAM 需要刷新，而 ROM 不需要刷新。17D 。考查 TLB、Cache 及 Page 之间的关系。 TLB 即为快表，快表只是慢表（Page）的小小副本，因此 TLB 命中，必然 Page 也命中，而当 Page 命中，TLB 则未必命中，故 D 不可能发生；而 Cache 的命中与否与 TLB、 Page 的命中与否并无必然联系。18B 。考查 CPU 内部寄存器的特性。汇编程序员可以通过指定待执行指令的地址来设置 P
16、C 的值，而 IR、MAR、MDR 是CPU 的内部工作寄存器，对程序员不可见。19A 。考查指令流水线的基本概念。有三种相关可能引起指令流水线阻塞：结构相关，又称资源相关；数据相关；控制相关，主要由转移指令引起。数据旁路技术，其主要思想是不必待某条指令的执行结果送回到寄存器，再从寄存器中取出该结果，作为下一条指令的源操作数，而是直接将执行结果送到其他指令所需要的地方，这样可以使流水线不发生停顿。20D 。考查典型的总线标准。目前典型的总线标准有：ISA、EISA、VESA 、PCI 、PCI-Express、AGP 、USB 、RS-232C 等。21A 。考查中断处理过程。单级中断系统中，
17、不允许中断嵌套。中断的处理过程为：关中断；保存断点；识别中断源； 保存现场； 中断事件处理（开中断、执行中断服务程序、关中断）；恢复现场； 开中断；中断返回。其中， 由硬件完成，由中断服务程序完成。22D 。考查显示器的相关概念。刷新所需带宽=分辨率 色深帧频=1600120024bit85Hz=3916.8Mbit/s，显存总带宽的 50%用来刷屏，于是需要的显存总带宽为3916.8Mbit/s/0.5=7833.6Mbit/s7834Mbit/s。43.（1）操作码占 4 位，则该指令系统最多可有 24=16 条指令；操作数占 6 位，寻址方式占 3 位，于是寄存器编号占 3 位，则该机最
18、多有 23=8 个通用寄存器；主存容量为128KB，按字编址，计算机字长为 16 位，划分为 128KB/2B=216 个存储单元，故 MDR和 MAR 至少各需 16 位。（2）PC 和 Rn 可表示的地址范围均为 0216-1，而主存地址空间为 216，故转移指令的目标地址范围为 0000HFFFFH （0216-1）。 （3）汇编语句“add (R4), (R5)+”，对应的机器码为 0010 0011 0001 0101B=2315H。 该指令执行后，寄存器 R5 和存储单元5678H 的内容会改变。执行后， R5 的内容从 5678H 变成 5679H。存储单元 5678H 中的内容变成该加法指令计算的结果 5678H+1234H=68ACH。一、单项选择题
