1、第 5章 现场可编程逻辑系统的设计技巧 第 5章 现场可编程逻辑系统的设计技巧 5.1 同步电路设计技巧 5.2 多级逻辑的设计技巧 5.3 数字系统设计中的可编程器件的选择方案 5.4 数字系统设计中的低功耗设计原则 第 5章 现场可编程逻辑系统的设计技巧 5.1 同步电路设计技巧 FPGA具有丰富的触发器资源， 灵活、 低延时的多时钟资源和三态的总线结构资源， 有利于同步电路的设计实现。 同时， FPGA的也存在极大的弱点： 由内部逻辑实现中的布局布线的不确定性所带来的系统时延的不确定性。 因此， 特别是对于时延关系要求苛刻的异步电路， 用 FPGA实现起来相对较困难。 第 5章 现场可编
2、程逻辑系统的设计技巧 5.1.1 同步电路与异步电路的基本概念数字系统的电路通常由组合逻辑、 时序逻辑或者两者混合构成。 对于时序逻辑电路， 其基本结构如图 5 - 1所示。第 5章 现场可编程逻辑系统的设计技巧 图 5 - 1 时序逻辑电路的结构框图 第 5章 现场可编程逻辑系统的设计技巧 时序逻辑电路一般由组合逻辑、 存储器件和反馈网络 3部分组成。 图 5-1中， X1, , Xn为时序逻辑电路的输入或称外部输入； Z1, , Zm 为时序电路的输出或称外部输出； y1, , y r为时序逻辑电路的状态或称内部输入； Y1, , Y r为时序逻辑电路的激励或称内部输出。 第 5章 现场可
3、编程逻辑系统的设计技巧 时序逻辑电路的组合逻辑只用来产生电路的输出和激励， 存储器部分是由其不同的状态（ y1, , y r）来 “记忆 ”电路过去的输入情况的。 其逻辑功能的函数一般表达为： Zi=gi(X1, , Xn， y1, , y r) i=1, , m （ 5.1）Yj=hj(X1, , Xn， y1, , yr) j=1, , r （ 5.2）时序逻辑电路按其工作方式可分为同步时序逻辑和异步时序逻辑， 其结构如图 5 - 2所示。 第 5章 现场可编程逻辑系统的设计技巧 图 5 - 2 时序电路结构框图(a) 同步时序逻辑电路； (b) 异步时序逻辑电路第 5章 现场可编程逻辑系
4、统的设计技巧 其中， 同步时序逻辑电路中的存储元件为触发器， 而异步时序逻辑电路中的存储元件往往是延迟元件。 从图 5 - 2（ a） 中可见， 同步时序电路的存储元件由钟控触发器组成， 时钟脉冲信号加在每个触发器的时钟输入端。 只有当时钟信号到来时， 电路状态（ y1, , yr） 才能发生变化， 而且只改变 1次。 如果时钟信号非有效， 即使输入发生变化， 电路的状态也不会改变。 第 5章 现场可编程逻辑系统的设计技巧 通常将时钟到达之前的电路状态称为现态， 记作 y(n)； 将时钟到达之后的电路状态称为次态， 记为y(n+1)。 由于始终是时钟信号起着同步作用， 故称此电路为同步时序逻辑 电路。 第 5章 现场可编程逻辑系统的设计技巧 从图 5 - 2（ b） 中可见， 异步时序电路的存储元件主要由延迟元件组成， 电路中不需要统一的时钟信号， 输入的变化有时将直接导致电路状态的变化。 时序逻辑电路的输入信号有脉冲形式和电平形式两种， 如图 5 - 3所示。 按照输入信号形式的不同， 时序逻辑电路又可分为脉冲型和电平型。
