Verilog实验全加器与比较器的设计(共5页).doc

精选优质文档-倾情为你奉上成绩：实 验 报 告课程名称：Verilog数字系统设计实验实验项目：全加器与比较器的设计姓 名：专 业：计算机科学与技术班 级：学 号：计算机科学与技术学院实验教学中心专心-专注-专业实验项目名称：全加器与比较器的设计 一、实验目的1学习用Verilog HDL语言描述组合逻辑电路。2学会QuartusII利用仿真与下载调试的程序方法。二、实验内容利用Verilog HDL语言设计四位全加器和比较器。三、实验用设备仪器及材料硬件：计算机 软件：QuartusII软件四、实验原理及接线1. 数值比较器 用途是比较两个二进制数的大小。 一位数值比较器：比较输入的两个1位二进制数A、B的大小。 多位数值比较器：比较输入的两个位二进制数A、B的大小，比较时需从高位到低位逐位