1、习题集及参考答案一、 填空题1. 一般把 EDA 技术的发展分为（ ）个阶段。2. FPGA/CPLD 有如下设计步骤： 原理图/HDL 文本输入、适配、功能仿真、综合、编程下载、硬件测试，正确的设计顺序是（ ）。3. 在 EDA 工具中，能完成在目标系统器件上布局布线的软件称为（ ） 。4. 设计输入完成之后，应立即对文件进行（ ） 。5. 基于硬件描述语言的数字系统设计目前最常用的设计方法称为（ ）设计法。6. 将硬件描述语言转化为硬件电路的过程称为（ ） 。 7. IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为（ ）IP。8. SOC 系统又称为
2、（ ）系统。SOPC 系统又称为（ ）系统。9. 将硬核和固核作为（ ）IP 核，而软核作为（ ）IP 核。10. IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为（ ） 。11. HDL 综合器就是逻辑综合的过程，把可综合的 VHDL/Verilog HDL 转化成硬件电路时，包含了三个过程，分别是（ ） 、 （ ） 、 （ ） 。12. EDA 软件工具大致可以由五个模块构成，分别是设计输入编辑器、 （ ） 、 （ ） 、 （ ）和（ ） 。13. 按仿真电路描述级别的不同，HDL 仿真器分为（ ）仿真、 （ ）仿真、 （ ）仿真和门级仿真。14.
3、系统仿真分为（ ）、 （ ）和（ ）。15. （ ）仿真是对设计输入的规范检测，这种仿真通过只能表示编译通过，说明设计满足一定的语法规范，但不能保证设计功能满足期望。16. （ ）仿真是对综合后的网表进行的仿真，它验证设计模块的基本逻辑功能，但不带有布局布线后产生的时序信息，是理想情况下的验证。17. （ ）仿真是布局布线后进行的后仿真，仿真时考虑了布线延时，和芯片实际的工作情况更加接近。18. 目前 Xilinx 公司生产的 FPGA 主要采用了（ ） 配置存储器结构。19. 描述测试信号的变化和测试工程的模块叫做（ ）。20. 现代电子系统设计领域中的 EDA 采用（ ）的设计方法。21.
4、 有限状态机可分为（ ）状态机和（ ）状态机两类。22. Verilog HDL 中的端口类型有三类： （ ）、 （ ）、输入/输出端口。23. Verilog HDL 常用两大数据类型： （ ）、 （ ）。24. FPGA / CPLD 设计流程为：原理图 /HDL 文本输入（ ）综合适配（ ）编程下载硬件测试。25. （ ）是描述数据在寄存器之间流动和处理的过程。26. 连续赋值常用于数据流行为建模，常以（ ）为关键词。27. Verilog HDL 有两种过程赋值方式：（ ）和（ ）。 28. timescale 1ns/100ps 中 1ns 代表（ ），100ps 代表（ ）。29.
5、 未来的集成电路技术的发展趋势，把整上系统集成在一个芯片上去，这种芯片被称为（ ）。30. 从互连结构上可将 PLD 分为确定型和统计型两类。确定型结构的代表是（ ），统计型结构代表是（ ） 。31. CPLD 是由（ ）的结构演变而来的。32. FPGA 的核心部分是（ ），由内部逻辑块矩阵和周围 I/O 接口模块组成。33. 把基于电可擦除存储单元的 EEPROM 或 Flash 技术的 CPLD 的在系统下载称为 （ ），这个过程就是把编程数据写入 E2CMOS 单元阵列的过程。34. 根据配置数据线数，器件配置可分为并行配置和串行配置两类。串行配置以（ ）为单位将配置数据载人可编程器件
6、：而并行配置一般以（ ）为单位向可编程器件载入配置数据。35. FPGA 的配置模式有从动串行模式、从动并行模式、主动串行模式、主动并行模式、以及（ ）模式。36. 可编程逻辑器件的配置方式分为（ ）和（ ）两类。37. VerilogHDL 是在（ ）年正式推出的。38. 在 verilog HDL 的 always 块本身是（ ）语句。 39. Verilog HDL 中的 always 语句中的语句是（ ）语句。40. Verilog HDL 提供了标准的系统任务，用于常用的操作。如显示、文件输入/输出等，系统函数前都有一个标志符 （ ）加以确认。41. Verilog HDL 很好地支
7、持了 “自顶向下”的设计理念，即，复杂任务分解成的小模块完成后，可以通过（ ）的方式，将系统组装起来。42. Verilog HDL 模块分为两种类型：一种是（ ）模块，即，描述某种电路系统结构，功能，以综合或者提供仿真模型为设计目的；另一种是 （ ）模块，即，为功能模块的测试提供信号源激励、输出数据监测。43. Verilog 语言中，标识符可以是任意一组字母、数字、 （ ）符号和下划线符号的组合。44. state，State ，这两个标识符是（ ）同。45. assign c=ab? a： b 中，若 a=3,b=2,则 c=（ ）;若 a=2,b=3,则 c=（ ） 。46. 在 Ve
8、rilog HDL 的逻辑运算中，设 A=4b1010，则表达式A 的结果为（ ）47. 在 Verilog HDL 的逻辑运算中，设 a=2 ，b=0，则 a input2：0 in;reg7：0 out空（2）(in)begin空（3）(in)3d0：out=8b11111110;3d1：out=8b11111101；3d2：out=8b11111011;3d3：out=8b11110111;3d4：out=8b11101111;3d5：out=8b11011111;3d6：out=8b10111111;3d7：out=8b01111111;endcase空（4） 空（5） 2 下面程序
9、4 位计数器的 Verilog HDL 描述，试补充完整。空（1）count4(out ,reset,clk)output3：0 out;空（2）reset,clk;reg3：0 out;空（3）(posedge clk)空（4）if(reset) out=0;i=i-1)第 10 行 outi=ai第 11 行 end第 12 行 always(code or a or b)第 13 行 begin第 14 行 case(code)第 15 行 2b00：my_hand(a,b,c);第 16 行 2b01：c=a|b;第 17 行 2b10：c=a-b;第 18 行 2b11：c=a+b;
10、第 19 行 end第 20 行 endmodule;6 下面的中有 5 处错误，试找出错误并修改正确。第1行 module mux4_1(out,in0,in1,in2,in3,sel);第2行 input out;第3行 input in0,in1,in2,in3;第4行 input sel;第5行 reg out;第6行 always ( )第7行 case(sel)第8行 2b01： out=in0;第9行 2b01： out=in1;第10行 2b10： out=in2;第11行 2b11： out=in3;第12行 default： out=2bx;第13行 endmodule7
11、下面的中有 5 处错误，试找出错误并修改正确。第1行 module encoder8_3(none_on,outcode,a,b,c,d,e,f,g,h);第2行 output none_on;第3行 output3：0 outcode;第4行 input a,b,c,d,e,f,g,h;第5行 reg3：0 outtemp;第6行 assign none_on,outcode=outtemp;第7行 always (a or b or c or d or e or f or g or h)第8行 if(h) outtemp=4b0111;第9行 else if(g) outtemp=4b0110;第10行 else if(f) outtemp=4b0101;第11行 else if(e) outtemp=4b0100;第12行 else if(d) outtemp=4b0011;第13行 else if(c) outtemp=4b0010;第14行 else if(b) outtemp=4b0001;第15行 else if(a) outtemp=4b0000; 第16行 else if outtemp=4b1000;第17行 end
