1、 本科 毕业 论文 (设计 ) （二零 届） 基于 FPGA 的数字频率计设计 所在学院 专业班级 电气工程及其自动化 学生姓名 学号 指导教师 职称 完成日期 年 月 - 1 - 摘 要 数字频率计在信号发生器以及振荡器，各种倍频和分频电路的输出信号中，科学研究、卫星发射、导弹跟踪、潜艇定位等微电子技术中等方 面有着广泛的应用。本文应用 FPGA 实现技术来设计一个数字频率计，指标要求为：制作一个 8位数字频率计，主控部分应用 FPGA 实现。附加必要的外围设备拓展（如结果显示、必要调整等）；被测频率范围 00000000-99999999Hz。 结合设计要求并参阅相关资料后，把电路分为两大
2、模块分别是 FPGA 模块与显示模块，并在此基础上划分信号源、分频、门控、计数、锁存、显示等几个功能模块，信号源的作用是把 EDA-1 的标准时钟 50MHz 分频为 1MHz；而分频模块是用来得到闸门信号所需的 1Hz 信号和待测信号；门控模块的作用是来 控制计数器、锁存器的工作状态，计数器记录被测信号的脉冲个数后由锁存器保存，而锁存器的作用是保存数据，防止显示时的抖动，最后，所有数据经过显示模块译码后由 8个 LED 显示输出。以上所有模块通过 硬件描述语言 (VHDL)编程，极大的减少了硬件资源的占用。 时序仿真通过并下载到 EDA-1 板子里调试通过。 从最终的仿真结果可以看出，该数字
3、频率计具有性能优异，所用的设计语言灵活，硬件使用简单并且速度快等优点。 关键词： 数字频率计； FPGA；频率测量 - 2 - Abstract Digital frequency play a important role in the signal generator and oscillators、various times frequency and output of the points frequency circuits and scientific and satellite launch and missile tracking and submarine position
4、ing microelectronics technology medium and so on. This passage design a digital Frequency Meter based on FPGA. The requirement is design an eight counters digital Frequency Meter with FPGA realizing the heart part and additional necessary peripherals expand such as display the results. with necessar
5、y adjustment etc. The tested frequency from 00000000 to 99999999Hz. After combining the design requirements and read the related information can divided the circuit into two modules: FPGA and display. And on this basis can dicided: signal source, points frequency, gate, count, latch, and display and
6、 so on function modules. The signal source take the EDA-1 standard clock 50MHz into 1MHz. and Points frequency module is used to get the required 1Hz gate signal and the being tested signal; the door module is to control the counter and latches working condition. And the latch used to be stored the
7、data, Prevent shows dithering. Finally, the result displayed by eight led. All of the modules trough VHDL programming, it greatly reducing the hardware resources of the occupier. Timing simulation and debugging on EDA-1 are all complete. Through simulation, the performance of frequency meter is demo
8、nstrated. the software design language is flexible, the hardware is simper and the speed is faster. Key Words: Digital frequency meter; FPGA; Frequency measurement - 3 - 目 录 1 前言 . 1 2 总体设计方案的确定 . 2 2.1参考单片机设计方案 . 2 2.2频率的测量 . 3 2.3频率计方案的确定 . 5 3 数字频率计的设计与仿真 . 7 3.1系统的整体设计 . 7 3.2信号源模块设计 . 8 3.3分频器
9、. 9 3.4 门控信号发生器 . 11 3.5 锁存器 . 12 3.6 十进制计数器 . 13 3.7 译码显示模块 . 14 4 总体调试与结果说明 . 18 4.1总体电路顶层模块 . 18 4.2 EDA-1上调试过程和结果说明 . 19 4.3 调试小结 . 24 4.4 结论 . 25 5 展望 . 26 致 谢 . 错误 !未定义书签。 参考文献 . 27 附录一 程序源代码 . 28 - 1 - 1 1 前言 随着科学技术的发展，频率测量的意义已经越来越明显，不仅与人们的日常生活息息相关，而且在当代科技技术中更是尤为重要。例如在信号发生器以及振荡器，各 种倍频和分频电路的输出
10、信号中，都要进行频率的测量；科学研究、卫星发射、导弹跟踪。潜艇定位等微电子技术中，也涉及到很多有关的频率测量。由此能够看出频率的测量是十分重要的。而精确的频率测量是离不开频率计的，多功能的频率计不仅可以测量正弦波、三角波、方波、脉冲信号等一系列具有周期特性的信号的频率，而且还可以用来测量它们的周期。一些频率计通过改装后，还可以测量脉冲宽度、电容；在电路中增加传感器，还可以做成数字脉搏仪、计价器等 1。可以说数字频率计在测量物理量方面应用广泛。 频率的测量方法一般有两种，分别是测频法或 测周法。测频法：又叫直接测量法， 在确定的闸门时间内，记录被测信号的脉冲个数。 测周法： 通过测量 被 测信号
11、的周期，并求出倒数，其要求是 需要有标准倍频，在 被 测信号的一个周期内，记录标准 倍 频率的周期数 。测频法由于用到的闸门时间不可能是被测信号的 N倍，而测周法的精度于计数器因素有关。 因此，当被测信号的频率较高时，采用测频法可以得到较高的测频精度；反之当被测信号频率较低时，采用测周法可以得到较高的测频精度。但是这两种方法都有一个共同的弊病：当被测频率变化范围较大时，这两种方法均不能保证整个频率的测量范围的精度要求。 本设 计的要求是设计与制作一个基于 FPGA 的数字频率计。基于 FPGA 种种优点的原因， 采用 应用电子技术与 FPGA 技术有机结合 ，并且采用可编程逻辑器件来实现频率计
12、，这样能够大大提高频率计测量的准确度，同时也使频率计的稳定性大大增加。 本测频系统的设计并没有采用传统的自下而上的数字电路设计方法，而是采用了日渐成熟的自上而下的设计 2。本频率计的工作原理是 通过在单位时间内计数器记录下的脉冲个数从而计算出输入信号的频率然后给到数码管中显示。设计中利用 Quartus 软件画图及其仿真，以及下载到 EDA-1电路板中的调试。 - 2 - 2 2 总体设计方案的确定 目前数字频率计的实现有基于单片机技术的实现、 FPGA 实现、专用 PLL 芯片应用实现和分立元件实现等。结合本课题研究任务和相关要求，下面通过结合单片机设计方案和频率计的实现、频率的算法做参考，
13、确定实现的基于 FPGA 的设计方案。 2.1 参考单片机设计方案 目前，有很多用单片机来实现数字频率计的方案，下面本文以单片机AT89C52 作为核心来举例说明单片机控制的典型实现，其总体的设计框图如图2-1 所示，电路分为单片机，译码、分频、计数等电路，然后用单片机语言进行编写，从而达到数字频率计的要 求。 图 2-1 单片机方案原理框图 由上图可知数字频率计的工作原理：首先用信号放大整形电路后的方波脉冲作为门控信号输入给单片机 ATF508AS，然后由单片机 ATF508AS 内部自带的计数器和锁存器对各种频率范围的信号直接进行分频，分频后将数据通过 P0、 P1口传递给单片机 AT89
14、C51，由单片机内部的计数器进行计数。 由于输入待测信号最高达到 99999999Hz，但计数器最多只能计数 65536 次，显然在此次设计中需要对计数器单元进行拓展，选用除了 T1 计数器的 TH1 和TL1 之外，还得选用一个计数单元 23H：当计数器 T1 产出溢出时， 23H 单元自加 1，也就是说 23H 单元存放的是数值的最高位。最后通过 2 进制的转化就能将单 片 机 P0 P1 P2 AT89C51显示电路 键盘输入 时钟电路 A0 B0 ATF1508AS50MHz 标准频率 被测信号整形电路 自校输入 - 3 - 3 计数结果转化为被测信号的频率，最后通过显示电路显示结果。
15、 所以，基于单片机的设计流程图如图 2-2 所示。 图 2-2 主程序流程图 单片机设计的系统具有 体积小、结构紧凑 、所能测量的频率 范围宽、 稳定性高 、准确度高 等优点 ，由于单片机内部振荡频率很高，所以一个周期的量化误差能够达到相当小。因此单片 机可以有效的提高信号频率测量的准确性。所以可以用来独立使用，也可以作为仪器的一部分进行使用。但是，由于单片机本身工作频率及其计数器位数等因素的限制，导致了其在数字频率计领域无法获得突破性的发展。 2.2 频率的测量 数字频率计的设计原理实际上是测量单位时间内的周期数。这种方法克服了原来高频段采用测频模式而低频段采用测周期模式的测量方法存在换挡速
16、度慢的缺点。免去了实测以前的预测，同时节省了划分频段的时间 。为了准确的测出频率的多少，人们研究了很多频率测量的方法。根据测频原理可以分为以下类： 开始 初始化设备 判断功能 键盘扫描 测频子程序 测周期子程序 自校子程序 占空比子程序 测脉宽子程序 N Y - 4 - 4 1.直接 测频法 直接 测 频法就是在确定的闸门时间内，记录被测信号的脉冲个数。 但是由于闸门时间一般不可能是 被 测信号的整数倍， 这种方法的计数值也会产生 最大为 1个脉冲误差 。 进一步分析测量准确度：设被测信号脉冲周期为 Tx,频率为 Fx，当测量时间为 T=1s 时，测量准确度为 =Tx/T=1/Fx。由此得知直
17、接测频法的测量精度与被测信号的频率有关：当被测信号频率较高时，测量准确度较高，反之测量准确度较低。因此直接测频法只适合测量频率较高的信号。 其结构框图如 2-3所示。 图 2-3 直接 测量法结构框图 待测信号经过整形后由计数器记录被测信号脉冲的个数，标准时钟经过分频器分频后得到的脉冲信号用来控制计数器的是否工作与否，最后通过译码得到结果。在这个过程中，被测信号直接由计数器记录脉冲，所以叫做直接测量法。 2.间接测量法 间接测量法又称 周期法。 通过测量 被 测信号的周期，并求出倒数，其要求是需要有标准倍频，在 被 测信号的一个周期内，记录标准 倍 频率的周期数，这种方法的计数值会产生 最大为
18、 1 个脉冲误差，并且测 量 精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。 间接测频法如 图2-4 所示。 图 2-4 间接测量法结构框图 被测信号经过分频后再由整形电路放大，然后计数器记录器脉冲，分频器产生控制计数器使能和清零的信号，测量结果经过译码后显示被测信号的频率。 放大整形 计数 标准时钟 分频 测量结果 被测信号 分频 放 大整形 计数 标准时钟 分频 测量结果 被测信号 t - 5 - 5 2.3 频率计方案的确定 通过上述的比较，鉴于单片机控制实现方法和其他资料上有关数字频率计的设计方案，充分利用 FPGA 集成度高、运算速度快、运算速度高、
19、开发周期短等优点，综合考虑 FPGA 的设计方案。最后确定本次设计方案是将频率计的被测信号经过整形电路后变成脉冲方波输入到 FPGA 中的计数模块进行计数。然后所存电路把结果锁存，以防止显示结果的抖动。最后在七段数码管上显示测量值的大小。图 2-5 为基于 PFGA 的系统总框图。 图 2-5 系统总框图 FPGA 主程序中的计数方式为：每次频率结束后，外部计数将清零并重新开始计数，所以观察被测信号频率时感觉有间断，这样做最大的优点就是可以经过多次读数取其平均值，减少测量误差。图 2-6 为基于 FPGA 的系统的设计流程，根据任务书给定的要求，决定编程语言，在所有模块都完成后用 Quantu
20、s软件进行功能仿真时序仿真，最后仿真通过后下载到 EDA-1 实验板中进行调试。图2-7 为系统的组成。 图 2-6 基于 FPGA 的系统的设计流程 设 计 要 求 用 VHDL语言进行编程 功能仿真 时 序 仿 真 FPGA 器件 编 程 输入电路 控制电路 时基 闸 门 电 路 计数器 A 计数器 B 译码器 显示 - 6 - 6 图 2-7 系统的组成框图 由系统的组成框图可以得出该频率计的工作方式：时基信号是晶振经过分频后的信号，即 1Hz，通过门控即闸门电路来完成对计数器和锁存器的工作，被测信号由计数器在单位时间内进行计数，为了防止输出结果的抖动通过锁存器锁存，最后译码模块经 过译
21、码后由数码管显示该次测量结果。 本设计的核心器件为 FPGA，其功能是实现在一定时间内对被测信号脉冲个数进行计数，并转化为相对应的频率值显示在 8个数码管上。采用 VHDL 编程语言设计数字频率计，除了被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一个 FPGA 芯片上实现，整个设计过程变得十分透明、快捷和方便 3。由于 FPGA 的优点，设计完成后能够不改变硬件电路，对系统进行各种改进，还可以进一步提高测量频率的精准度。最后设计完成后的数字频率计具有高速高速、精确、抗干扰性强、可靠、具有直接通过改变程 序可以对频率计经行进一步改进等优点。并且伴随着大规模可编程逻辑器件（ FPGA）技术的发展，现在基本已经能从根本上解决了单片机的限制问题 4、 5。 时基信号 门控 被测信号 十进制计数器 锁 存 器 译 码 显 示
