精选优质文档-倾情为你奉上实验六：时分秒可校的定时器电路设计摘要 本时分秒可校的定时器基于FPGA完成，以ALTERA Cyclone II EP2C8Q208C8N芯片为核心，软件部分用Quartus软件编写仿真，用硬件描述语言VHDL实现模块化程序设计。硬件以按键作为定时按钮，以六个数码管分别显示时分秒的计数信息，定时范围为10秒24时59分59秒，精度为1秒，并在计时结束后实现声光报警，实现了题目要求的基本功能。利用模式设定和转换的方法实现设计要求，并在时间设定的过程中数码管有闪烁提示，这也是本实验的创新所在。该定时器具有电路简单、人性化控制等优点。一、实验功能指标要求：基本功能：1.设计一时分秒可校的定时器，定时范围为10秒24时59分59秒，精度为1秒； 2.能同时显示时分秒信息（LED数码管）； 3. 定时时间到能发出声光警告信号；扩展功能：1.设置时分秒时分别显示对应的两个数码管； 2.增加暂停按钮，可在倒计时过程中选择暂停计时切换； 3.按键去抖动；
