1、1 本科毕业设计 (论文 )文献综述 电子信息 工程 ADPLL 的原理及设计 摘要： 本文从一个经典的锁相环出发，介绍了全数字锁相环的原理及结构，以及当前全数字锁相环常用的两种设计方法，接着较为详细地讲解构成全数字锁相环的主要模块的结构。 最后提出了在 CPLD/FPGA 上实现 ADPLL 的展望。 关键词： 全数字锁相环；数字环路鉴相器； PLL； DPLL； ADPLL 1引言 当前，锁相环 (PLL， Phase Locked Loop)技术得到了广泛应用，例如许多高性能单片机就集成了锁相 环，用锁相环来倍频，产生稳定精确的系统时钟，还有在信号处理，调制解调，时钟同步，倍频，频率综合
2、等都应用到了锁相环技术。锁相环技术有两种，一种是模拟实现的，另一种是全数字的锁相环（ ADPLL， All Digital Phase Locked Loop）。相对于模拟锁相环而言，全数字锁相环具有许多优点，稳定，抗外界干扰强，精度高，功耗低，体积小，不受温度和电压影响，并且易于集成。随着通讯技术、集成电路技术的飞速发展和系统芯片的深入研究，全数字锁相环将会在其中得到更为广泛的应用。 2 ADPLL 概述 随着数字电子技术的发展，数字锁相环得到了广泛的应用 。数字锁相环不仅继承了数字电路的优点外，还解决了模拟锁相环易受外界干扰，环境温度变化，零点漂移等缺点。所谓数字 PLL，就是指应用数字电
3、子技术设计的 PLL，它的每一个功能模块都是以数字器件实现的。数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器、脉冲补抹门等组成。分频器输出的信号频率与所需频率十分接近，把它和从信号中提取的相位参考信号同时送入相位比较器 ， 比较结果示出本地频率高了时就通过补抹门抹掉一个输入分频器的脉冲，相 当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而达到同步 1。 3全数字锁相环的设计 3.1 锁相环基本原理 一个典型的锁相环（ PLL）系统，是由鉴相器（ PD），压控荡器（ VCO）和低通滤波器2 （ LPF）三
4、个基本电路组成，如图 1 所示。 图 1 PLL 框图 图 1 就是模拟 PLL 的框图，它主要利用环路中的误差信号去连续地调整位同步信号的相位。全数字锁相环路完全用数字电路构成，采用高稳定度的振荡器（信号 钟），从鉴相器所获得的与同步误差成比例的误差信号不是直接用于调整振荡器，而是通过一个控制器在信号钟输出的脉冲序列中附加或扣除一个或几个脉冲，这样同样可以调整加到鉴相器上的位同步脉冲序列的相位，达到同步的目的。 全数字锁相环（ ADPLL）由数字鉴相器（ DP）、数字滤波器（ DF）与数字压控振荡器(DCO)三个数字电路部件组成，如图 2 所示。 图 2 ADPLL 框图 3.2 常见的 A
5、DPLL 设计方法及原理 一种最常见的数字锁相环是由本地时钟、控制器、分频器、相位比较器组成。其原理框图如图 3 所示。 3 图 3 数字锁 相环原理框图 本地时钟主要包括一个高稳定度的晶体振荡器和整形电路。假设接收码元的速率为F=1/T，那么系统时钟频率设定在 MF，经整形电路之后，输出周期性脉冲序列，其周期T0=1/(MF)=T/M，可以知道相应的相位最小调整量为 =2 T0/T=2 /n。 DCO（ Digitally Controlled Oscillator）主要包括图中的“扣除门”、“附加门”和“或门”，它是由相位比较器输出的控制脉冲（“超前脉冲”或“滞后脉冲”）对输出的时钟进行“
6、添”或“扣”的控制，以达到时钟的控制 2。 分频器是一个 M 进制计数器，每当 DCO 输出 M 个脉冲时，就输出一个脉冲，得到频率为 F 的同步时钟。 相位比较器将接收脉冲序列与位同步信号进行相位比较，判断同步信号是否锁定，若还没锁定则输出超前脉冲或滞后脉冲。 这种 ADPLL 基于闭环的 ADPLL，有着稳定的优点，缺点是锁定时间要比闭环的长，每次失锁后都要经过一段时间才能再次锁定。 3.3 快速的开环型 ADPLL 设计方法及原理 常见 ADPLL 基本上都是开环的，虽然闭环的不及开环的稳定，但是加了消抖后，基于闭环的 ADPLL 还是不错的。 它的原理如图 4 所示。 4 图 4 数字
7、锁相环原理 框图 本地时钟包括一个高稳定度的晶体振荡器和整形电路。假设接收码元的速率为 F=1/T，那么系统时钟频率设定在 NF，经整形电路之后，输出周期性脉冲序列，其周期T0=1/(NF)=T/N，可以知道相应的相位最小调整量为 =2 T0/T=2 /n。 边沿提取电路，其实就是一个微分电路，通过把信号微分，得到跳变沿脉冲。 固定延时为由 D 触发器构成的延时电路。 数字滤波器的作用是将输入码元中的窄脉冲干扰滤除掉，这部分实现方法很多，主要是把频带以外的高频信号滤除。 带清零抖动判断的 N 进制计数器利用这个边沿脉冲清零计数器， 输出反映输入码元相位的一个高精度时钟源周期的短脉冲。 本设计基
8、于开环结构，具备了开环结构的锁相环特点。如果输入不出现较大的相位抖动，输出时钟的相位可以实时地反映输入码元的相位。由于具有判断输入码元脉冲边沿抖动的功能，因此也具有锁相环的自适应性。 3.4 总结 以上的两种设计方法实现起来非常容易，若使用 FPGA/CPLD 是最合适不过的了，各个模块都可以由 VHDL 或 Verilog 设计，所以非常方便。 4结束语 数字锁相环的具体实现方法很多，实质上可以分两大类，一类采用闭环回 路，采用负反馈的方式实现的，另一类是开环回路实现的，两种思路设计的锁相环也各具优点。常见的数字锁相环多是由闭环回路构建的，这种回路由于采用了负反馈，所以有着稳定的优点。另外一
9、种采用开环方式实现的，同时加上了消抖，所以性能也是不错的。这两种都可以快速方便的在 CPLD/FPGA 上实现，并且借助 CPLD/FPGA 的强大特性，所以实时性也不错。 参考文献： 5 1 Floyd M.Gardner，姚剑清 .锁相环技术 M.北京：人民邮电出版社， 2007.11. 2 Anitha Babu, Bhavya Daya.All Digital Phase Locked Loop Design and Implementation. Banu Nagasundaram, Nivetha Veluchamy University of Florida, Gainesvil
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