一个16bit字中两个相邻1之间最大间隙的电路verilog(共4页).doc

精选优质文档-倾情为你奉上设计一个能求出一个16bit字中两个相邻1之间最大间隙的电路。完成HDL设计及testbench描述，给出综合后的时序仿真结果。提交纸质文档。系统化分为状态机控制器和数据通路，信号的接口关系如图(a)所示：数据通路包括一个位计数器（k）、一个存储寄存器（tmp）、一个间隙寄存器（Gap）。控制器产生的控制信号包括： flush_tmp：清空tmp寄存器 incr_tmp： 增加tmp寄存器 store_tmp：用tmp加载Gap incr_k： 增加k计数器Verilog 代码：module gap(data,clk,rst,gap);input clk,rst;input 15:0 data;output 3:0 gap;reg 3:0 gap,tmp,k;reg flush_tmp,store_tmp,incr_k,incr_tmp;parameter s_idle=0,s_1=1