1、本科毕业设计 (论文 )任务书 电子信息工程 基于 VHDL 的数字钟设计 一、主要任务与目标： 要求利用 DE II平台进行开发设计 .以 DE II平台的 50MHz时钟为基准 ,设计一简单的数字钟 ,能显示 时 ,分 ,秒 ,并可进行修正 . 二、主要内容与基本要求： 主要内容： 设计一个基于 FPGA的简易数字钟。 基本要求： 1、基于 FPGA的硬件平台建议选用 Altera公司的 DEII平台来实现。 2、能显示日期，时，分，秒， 3、能对每个参数进行设置和调整。 4、有复位功能。 三、计划进度： 毕业设计期限：自 2011年 10月 10至 2012年 4月 20日。 第一阶段（
2、 4周）：熟悉 DEII平台的硬件结构与相应的 QUARTUSII软件使用环境。设计系统总体方案设计，完成开题报告、文献综述、外文翻译。 第二阶段（ 4周） ：设计与写论文，根据系统总体方案 ,设计每个模块的具体实现 ,最终进行系统联调 ,撰写设计报告与论文。 第三阶段（ 2周）：设计作品完善，论文修改。 四、主要参考文献： 1 徐向民 .数字系统设计及 VHDL实践 M.北京 :机械工业出版社 ,2007,10. 2 褚振勇 , 翁木云 .FPGA设计及应用 M.西安 :西安电子科技大学出版社 ,2002,7. 3 汉泽西 .EDA技术及其应用 M.北京 :北京航空航天大学出版社 ,2004,5. 4 张志刚 .FPGA与 SOPC设计教程 -DE2实践 M.西安：西安 电子科技大学 ,2007， 4.
