华中科技大学电子线路设计测试实验FPGA数字钟设计报告(共29页).docx

精选优质文档-倾情为你奉上华中科技大学电子线路设计与测试实验数字钟设计实验报告班级：自动化1505班姓名：李蓝鑫学号：U2017年5月1、 实验目的 1、掌握数字钟电路的设计与调试方法 2、熟悉使用VERILOG HDL语言描述时序逻辑电路的方法，以及EDA仿真技术2、 实验内容 1、以数字形式显示时、分、秒的时间； 2、小时计数器为同步24进制； 3、要求手动校时、校分； 4、任意时刻闹钟； 5、小时显示（12/24）切换电路； 6、仿广播电台正点报时。3、 模块化，层次化设计（框图设计）秒译码显示部分分钟译码显示部分小时译码显示部分二选一模块选择闹钟与计时译码二选一模块选择闹钟与计时译码二选一模块选择闹钟与计时译码防电台控制与闹钟判断以及声音输出电路比较器模块比较闹钟设定时间与计时