段数码显示译码器设计(共8页).doc

精选优质文档-倾情为你奉上附表1：广州大学学生实验报告开课学院及实验室：物理与电子工程学院-电子楼317室 2016 年 4 月 28 日 学 院物 电年级、专业、班姓名Jason.P学号实验课程名称EDA技术实验成绩实验项目名称7段数码显示译码器设计指 导 教 师一、 实验目的：学习7段数码显示译码器设计；学习VerilogHDL的多层次设计方法。二、 实验内容：1、实验原理:7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。2、实验步骤：