精选优质文档-倾情为你奉上实验二 7段数码显示译码器【实验目的】1. 设计七段显示译码器，并在实验板上验证2. 学习Verilog HDL文本文件进行逻辑设计输入；3. 学习设计仿真工具的使用方法；【实验内容】1. 实现BCD/七段显示译码器的“ Verilog ”语言设计。说明：7段显示译码器的输入为：IN0IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 015 ”（二进制），输出“ 09F ”（显示数码），输出结果应在数码管（共阴）上显示出来。2. 使用工具为译码器建立一个元件符号3. 设计仿真文件，进行验证。4.编程下载并在实验箱上进行验证。【实验原理】7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的。为了满足16进制数的译码显示，利用Verilog译码程序在FPGA/CPLD中来实现。首先要设计一段程序，该程序可用case语句表述方法，根据真值表写出程序。设输入的4
