数字跑表课程设计(共20页).doc

精选优质文档-倾情为你奉上目 录 一：设计目的（1）学会利用Quartus和所学的数字电路知识，搭建复杂一点的数字电路或系统。（2）学会使用EDA的程序语言FPGA/CPLD设计数字跑表，设计主要包括功能分析、方案设计和电路测试几个步骤。二：设计方案1.方案论证 数字跑表设三个输入端，分别为时钟输入（CLK），复位（CLR），启动、暂停按键（PUSE）。复位信号高电平有效，可对跑表异步清零；当启动、暂停键为低电平时跑表开始计时，为高电平时暂停，变低后在原来的数值基础上继续计数。数字跑表的结构示意图如下：图1跑表示意图 2.模块电路设计数字跑表实际上为计数器，数据选择器，七段数码管译码器等模块构成，核心模块应为计数器，其次为暂停控制和清零控制。3.计时电路计时电路又分为百分秒计时电路、秒计时电路和分计时电路三个模块。百分秒计时电路是一个100进制的计数器，以100Hz输入信号作为计数时钟，