1、 2003-2007 T All Rights Reserved. 淘宝网 版权所有 毕业设计题目及要求（做什么）m 毕业设计题目基于 Verilog-HDL的转子振动噪声电压峰值检测m 毕业设计要求要求基于 Verilog-HDL与高速 A/D转换器相结合以实现快速转子噪声检测方法。利用 FPGA器件并通过 HDL语言描述实现上述的过程。这是 我要做的 2003-2007 T All Rights Reserved. 淘宝网 版权所有 本次毕业设计意义（为什么要做）m 在转子生产行业中，转子振动噪声的峰值检测是一项重要的指标。以往该检测都是采用传统的模拟电路方法，很难做到 1： 1地捕捉和保
2、持较窄的随机波形的最大正峰值。与模拟式的峰值电压检测方式相比，数字式的检测方式有着结构简单、系统开发周期短等优点，而采用 Verilog-HDL可以方便地实现所需的功能。m 由于在此次设计中，对于转子和轴承的设计研究是相同的，并且轴承是转子的典型代表，由于轴承更能清晰说明问题，因此以下用轴承来叙述设计内容） 2003-2007 T All Rights Reserved. 淘宝网 版权所有 本次毕业设计意义（为什么要做）m模拟式的峰值电压保持电路的弊端当噪声电压到来后，采样信号跟随模拟信号电压到峰值处之后采样脉冲消失，电路处于保持状态。保持电容 C上即存储了模拟信号的峰值电压 Vm。要想较快地
3、跟随输入电压 Vin的变化，保持电容 C的容量就应相对减小；而 C的相对减小，又会导致在保持电压期间，输出电压 Vout的下降速率加快。这两者相互矛盾，从而使这种电路难以达到较高的性能 2003-2007 T All Rights Reserved. 淘宝网 版权所有 数字式检测方式 流程设计（怎么做）mFPGA设计流程（框图） 2003-2007 T All Rights Reserved. 淘宝网 版权所有 数字式检测方式 流程设计（怎么做）m 1.1文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL编辑环境。通常 VHDL文件保存为 .vhd文件， Verilog文件保存为 .
4、v文件。m 1.2功能仿真：将文件调入 HDL仿真软件进行功能仿真，检查逻辑功能是否正确（也叫前仿真，对简单的设计可以跳过这一步，只在布线完成以后，进行时序仿真）m 1.3逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式和信号的连接关系。综合软件会生成 .edf（ edif）的EDA工业标准文件。m 1.4布局布线：将 .edf文件调入 PLD厂家提供的软件中进行布线，即把设计好的逻辑安放到 PLD/FPGA内m 1.5时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。（也叫后仿真）m 1.6编程下载：确认仿真无误后，将文件下载到芯片中通常以上过
5、程可以都在 PLD/FPGA厂家提供的开发工具（如 MAXPLUSII， Foundation， ISE）中完成，但许多集成的 PLD开发软件只支持 VHDL/Verilog的子集，可能造成少数语法不能编译，如果采用专用 HDL工具分开执行，效果会更好，否则这么多出售专用 HDL开发工具的公司就没有存在的理由了。 2003-2007 T All Rights Reserved. 淘宝网 版权所有 数字式检测方式 流程设计（怎么做）m流程简述l Verilog-HDL语言设计l FPGA中存储，仿真l 实现功能 2003-2007 T All Rights Reserved. 淘宝网 版权所有 Verilog-HDL设计 m转子（轴承）振动噪声检测系统结构图给大家转化下 , 请看下一页 2003-2007 T All Rights Reserved. 淘宝网 版权所有 Verilog-HDL设计 m数字化峰值检测系统组成下一页有对它的具体分析 2003-2007 T All Rights Reserved. 淘宝网 版权所有 Verilog-HDL设计m系统逻辑框图下一页更详细 2003-2007 T All Rights Reserved. 淘宝网 版权所有 Verilog-HDL设计m系统逻辑电路图
