EDA实验三--七段译码显示(共6页).doc

精选优质文档-倾情为你奉上河 北 科 技 大 学实 验 报 告2013级 电信 专业 132 班 学号 2016年6月7日姓 名 田继辉 同组人 指导教师 于国庆实验名称 实验三 七段译码显示 成 绩实验类型 设计型 批阅教师一、实验目的（1）掌握VHDL语言的行为描述设计时序电路。（2）掌握FPGA动态扫描显示电路设计方法。（3）熟悉进程（process）和顺序语句的应用。二、实验原理： 用4个开关作为加法器的一组输入变量，共4组输入变量；对每组变量进行译码，变换成0F标准段码，段码中“1”表示段亮，“0”表示段灭。一位时钟输入作为扫描显示位扫时钟，四位位扫输出，依次输出高电平。8位段码输出，根据位选状态选择输出四组输入变量的相应译码结果。四组输入采用试验箱K1K16，时钟输入选择试验箱CP1或CP2；试验箱LED显示选择动态显示方式（CZ1开