精选优质文档-倾情为你奉上实验一 四位全加器的实现一、 实验目的1、 掌握Quartus9.0图形编辑输入法2、 掌握Quartus环境下文件的编译、仿真及下载方法3、 了解VHDL语言的设计流程4、 掌握quartus环境下VHDL的使用方法二、 实验内容1、用图形/原理图法实现4位全加器。2、用VHDL语言实现4位全加器，必须使用元件例化。3、仿真并通过。3、下载到实验板，并验收三、 实验步骤1、 图形编辑发设计4位加法器（1） 新建图形文件，设计一位全加器，逻辑电路图如下图（图1-1）所示。图1-1（2） 将设计好的一位全加器进行例化，操作为fileCreate/UpdateCreate symbol files for currentfile，完成此操作后会在元器件符号表里找到刚刚做好的一位全加器。（3） 再新建一个图形文件，用四个已经做好的一位全加器级联成一个四位全加器，其逻辑原理图如图1-2所示。编辑好后保存文件，在文件列表里找到该文件，右键Set as Top-level Entity
