EDA十进制计数器的设计(共8页).doc

精选优质文档-倾情为你奉上实验一 十进制计数器的设计姓名：何 斌 学号： 专业：自 动 化一、实验目的熟悉Quartus的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。二、实验原理按规定编写程序如下：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input 3:0 DATA; output 3:0 DOUT; output COUT; reg 3:0 Q1 ; reg COUT ; assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DA