北邮电子院专业实验报告(共35页).docx

精选优质文档-倾情为你奉上电子工程学院ASIC专业实验报告班级：姓名： 学号：班内序号：第一部分 语言级仿真LAB 1：简单的组合逻辑设计一、 实验目的掌握基本组合逻辑电路的实现方法。二、 实验原理本实验中描述的是一个可综合的二选一开关，它的功能是当sel = 0时，给出out = a，否则给出结果out = b。在Verilog HDL中，描述组合逻辑时常使用assign结构。equal=(a=b)?1:0是一种在组合逻辑实现分支判断时常用的格式。parameter定义的size参数决定位宽。测试模块用于检测模块设计的是否正确，它给出模块的输入信号，观察模块的内部信号和输出信号。三、 源代码mux.vmodule scale_mux(out,sel,b,a);parameter size=1;outputsize-1:0 out;inputsize-1:0b,a;input sel;assign out = (!sel)?a: