精选优质文档-倾情为你奉上关于FPGA异步时钟采样-结绳法的点点滴滴2011-09-16 19:12:05|分类：|举报|字号订阅一.典型方法 典型方法即双锁存器法，第一个锁存器可能出现亚稳态，但是第二个锁存器出现亚稳态的几率已经降到非常小，双锁存器虽然不能完全根除亚稳态的出现(事实上所有电路都无法根除，只能尽可能降低亚稳态的出现)，但是基本能够在很大程度上减小这种几率。最后的一个D触发器和逻辑电路组成的是一个采沿（上升沿，修改一下就能采集下降沿）电路，即当第二个锁存器的输出中出现1个上升沿，那么最后的逻辑输出就会产生1个clock的高电平脉冲二.结绳法1.结绳法1:利用数据的边沿作时钟（例子中上升沿）。（可以将脉冲无限延长，直到可以采集到数据，然后复位，要考虑产生数据的频率）。实例1说明：这种结绳法的原理是，数据作为Din_clkA，即当数据有上升沿(0-1)时，寄存器1的输出将会稳定在高电平，此时等待clkB采样， 当clkB完成采样后，寄存器4会输出高电平，若此时Din_clkA为高
