精选优质文档-倾情为你奉上 三人表决器1.任务:使用verilog语言设计一个三人表决器,其功能是:有3个输入,当有输入时,产生输出的值会显示在数码管中,例如,有1人表示同意时,数码管显示1, 2人同意时,数码管显示2。2.设计流程图:3.源程序设计: module sanrenbiaojue(key1,key2,key3,led1,led2,led3,SEG_DATE,SEG_EN);input key1;input key2;input key3;output led1;output led2;output led3;output 3:0 SEG_EN;output reg 6:0 SEG_DATE; /装载3个输入的值parameterSEG_NUMO = 7h3f,SEG_NUM1 = 7h06, /数码管显示1SEG_NUM2 = 7h5b,
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