杭电计组实验4-寄存器堆设计实验(共6页).doc

精选优质文档-倾情为你奉上杭州电子科技大学计算机学院实验报告实验项目： 课程名称：计算机组成原理与系统结构设计姓名： 学号： 同组姓名： 学号： 实验位置（机号）： 实验日期： 指导教师： 实验内容（算法、程序、步骤和方法）1、 实验目的（1） 学会使用Verilog HDL进行时序电路的设计方法。（2） 掌握灵活应用Verilog HDL进行各种描述与建模的技巧和方法。（3） 学习寄存器堆的数据传送与读/写工作原理，掌握寄存器堆得设计方法。2、 实验仪器 ISE工具软件三、步骤、方法（1）启动Xilinx ISE软件，选择File-New Project,输入工程名shiyan2，默认选择后，点击Next按钮，确认工程信息后点击Finish按钮，创建一个完整的工程。（2）在工程管理区的任意位置右击，选择New Source命令。弹出New Source Wizard对话框，选择Verilog Module,并输