1、 第一章 数字逻辑习题11 数字电路与数字信号1.1.2 图形代表的二进制数010110100114 一周期性数字波形如图题所示,试计算:(1)周期;(2)频率;(3)占空比例MSB LSB0 1 2 11 12 (ms)解:因为图题所示为周期性数字波,所以两个相邻的上升沿之间持续的时间为周期,T=10ms频率为周期的倒数,f=1/T=1/0.01s=100HZ占空比为高电平脉冲宽度与周期的百分比,q=1ms/10ms*100%=10% 1.2 数制1.2.2 将下列十进制数转换为二进制数,八进制数和十六进制数(要求转换误差不大于 42(2)127 (4)2.718解:(2) (127)D=
2、-1=(10000000)B-1=(1111111)B= (177)O=(7F)H72(4) (2.718)D=(10.1011)B=(2.54)O=(2.B)H1.4 二进制代码1.4.1 将下列十进制数转换为 8421BCD 码:(1)43 (3)254.25解:(43)D=(01000011)BCD1.4.3 试用十六进制写书下列字符繁荣 ASC码的表示:P28(1)+ (2) (3)you (4)43解:首先查出每个字符所对应的二进制表示的 ASC码,然后将二进制码转换为十六进制数表示。(1) “+”的 ASC码为 0101011,则(00101011)B= (2B)H(2)的 ASC
3、码为 1000000,(01000000)B=(40)H(3)you 的 ASC码为本 1111001,1101111,1110101,对应的十六进制数分别为 79,6F,75(4)43 的 ASC码为 0110100,0110011,对应的十六紧张数分别为 34,331.6 逻辑函数及其表示方法1.6.1 在图题 1. 6.1 中,已知输入信号 A,B的波形,画出各门电路输出 L 的波形。解: (a)为与非, (b)为同或非,即异或第二章 逻辑代数 习题解答2.1.1 用真值表证明下列恒等式(3) (AB)=AB+ABAB解:真值表如下A B ABAB AB+AB0 0 0 1 0 1 10
4、 1 1 0 0 0 01 0 1 0 0 0 01 1 0 0 1 1 1由最右边 2 栏可知, 与 +AB 的真值表完全相同。AB2.1.3 用逻辑代数定律证明下列等式(3) ()ACDECD解:(1)BACDEACDE2.1.4 用代数法化简下列各式(3) ()B解: ()(ACBBC(1)AC(6)()()()BAB解: ()ABAB(9) CDBACDB解: A()()()BCDAB2.1.7 画出实现下列逻辑表达式的逻辑电路图,限使用非门和二输入与非门(1)L(2) ()LDAC(3) ()LABCD2.2.2 已知函数 L(A,B,C,D)的卡诺图如图所示,试写出函数 L 的最简
5、与或表达式解: (,)LABCDBCDAB2.2.3 用卡诺图化简下列个式(1) A解: ABB()()()CDCDABCABD (6) (,)(0,2469,13)(,571,)LABmd解:LAD(7) (,)(0,1345)(1,2390,)BCmd解:LADCB2.2.4 已知逻辑函数 ,试用真值表,卡诺图和逻辑图(限用非门和与非LAC门)表示解:1由逻辑函数写出真值表A B C L0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 02由真值表画出卡诺图3由卡诺图,得逻辑表达式 LABC用摩根定理将与或化为与非表达式LABC4
6、由已知函数的与非-与非表达式画出逻辑图第三章习题3.1 MOS 逻辑门电路3.1.1 根据表题 3.1.1 所列的三种逻辑门电路的技术参数,试选择一 种最合适工作在高噪声环境下的门电路。表题 3.1.1 逻辑门电路的技术参数表(min)/OHVVOL(max)/V (min)/IHV(max)/ILV逻辑门 A 2.4 0.4 2 0.8 逻辑门 B 3.5 0.2 2.5 0.6 逻辑门 C 4.2 0.2 3.2 0.8解:根据表题 3.1.1 所示逻辑门的参数,以及式(3.1.1)和式(3.1.2) ,计算出逻辑门 A 的高电平和低电平噪声容限分别为:= =2.4V2V=0.4VNHAV
7、(min)O(in)IH= =0.8V0.4V=0.4V(ax)L(ax)IL(max)OL同理分别求出逻辑门 B 和 C 的噪声容限分别为:=1VNHB=0.4VLV=1VC=0.6VNL电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门 C3.1.3 根据表题 3.1.3 所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好表题 3.1.3 逻辑门电路的技术参数表/pLHtns/pHLtns /DPmW逻辑门 A 1 1.2 16 逻辑门 B 5 6 8逻辑门 C 10 10 1解:延时-功耗积为传输延长时间与功耗的乘积,即DP= tpdPD根据上式可以计
8、算出各逻辑门的延时-功耗分别为= = *16mw=17.6* J=17.6PJADP2LHPtD(1.2)ns120同理得出: =44PJ =10PJ,逻辑门的 DP 值愈小,表明它的特性愈好 ,所以逻辑门 C 的BC性能最好.3.1.5 为什么说 74HC 系列 CMOS 与非门在+5V 电源工作时,输入端在以下四种接法下都属于逻辑 0: (1)输入端接地; (2)输入端接低于 1.5V 的电源; (3)输入端接同类与非门的输出低电压 0.1V; (4)输入端接 10k 的电阻到地.解:对于 74HC 系列 CMOS 门电路来说,输出和输入低电平的标准电压值为:=0.1V, =1.5V,因此
9、有:OLVIL(1) =0 =1.5V,属于逻辑门 0i(2) 1.5V= ,属于逻辑门 0IL(3) 0.1 =1.5V,属于逻辑门 0(4)由于 CMOS 管的栅极电流非常小,通常小于 1uA,在 10k 电阻上产生的压降小于 10mV即 0.01V =1.5V,故亦属于逻辑 0.ViIL3.1.7 求图题 3.1.7 所示电路的输出逻辑表达式.解:图解 3.1.7 所示电路中 L1= ,L2= ,L3= ,L4 实现与功能,即 L4=L1 L2 L3,而 L=ABCD,所以输出逻辑表达式为 L=4LEAEA3.1.9 图题 3.1.9 表示三态门作总线传输的示意图,图中 n 个三态门的输
10、出接到数据传输总线,D1,D2,Dn 为数据输入端,CS1,CS2CSn 为片选信号输入端.试问: (1) CS 信号如何进行控制 ,以便数据 D1,D2, Dn 通过该总线进行正常传输; (2)CS 信号能否有两个或两个以上同时有效?如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有 CS 信号均无效,总线处在什么状态?解: (1)根据图解 3.1.9 可知,片选信号 CS1,CS2CSn 为高电平有效,当 CSi=1 时第 i 个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1,CS2 CSn 端以正脉冲信号 ,使其相应的三态门的输出数据能分时地
11、到达总线上.(2)CS 信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为 0 又为 1.(3)如果所有 CS 信号均无效,总线处于高阻状态.3.1.12 试分析 3.1.12 所示的 CMOS 电路,说明它们的逻辑功能(A) (B)(C) (D)解:对于图题 3.1.12(a)所示的 CMOS 电路,当 =0 时, 和 均导通, 和EN2PTN1PT构成的反相器正常工作,L= ,当 =1 时, 和 均截止,无论 A 为高电平1NTA2P还是低电平,输出端均为高阻状态,其真值表如表题解 3.1.12 所示,该电路是低电平使能三态非门,其表示符号如图题解
12、3.1.12(a)所示。图题 3.1.12(b)所示 CMOS 电路, =0 时, 导通,或非门打开, 和 构成EN2PT1PTN反相器正常工作,L=A;当 =1 时, 截止,或非门输出低电平,使 截止,输出2端处于高阻状态,该电路是低电平使能三态缓冲器,其表示符号如图题解 3.1.12(b)所示。同理可以分析图题 3.1.12(c)和图题 3.1.12(d)所示的 CMOS 电路,它们分别为高电平使能三态缓冲器和低电平使能三态非门 ,其表示符号分别如图题 3.1.12(c)和图题3.1.12(d)所示。A L0 0 10 1 01 01 1 高阻3.1.12(a) A L0 0 00 1 1
13、1 0 高阻1 1 高阻3.1.12(b)EN A L0 0 高阻0 1 高阻1 0 01 1 13.1.12(cA L0 0 10 1 01 0 高阻1 1 高阻3.1.12(d)3.2.2 为什么说 TTL 与非门的输入端在以下四种接法下,都属于逻辑 1:(1)输入端悬空;(2)输入端接高于 2V 的电源;( 3)输入端接同类与非门的输出高电压 3.6V;(4)输入端接 10k 的电阻到地。解:(1)参见教材图 3.2.4 电路,当输入端悬空时,T1 管的集电结处于正偏,Vcc 作用于T1 的集电结和 T2,T 3 管的发射结,使 T2,T3 饱和,使 T2 管的集电极电位Vc2=VcEs2+VBE3=0.2+0.7=0.9V,而 T4 管若要导通 VB2=Vc2VBE4+VD=0.7+0.7=1.4V,故T4截止。又因 T3 饱和导通,故与非门输出为低电平,由上分析,与非门输入悬空时相当于