精选优质文档-倾情为你奉上Verilog HDL 数字系统设计课程设计课题:RISC_CPU设计与验证第一章:RISC_CPU概述 (51.1课题的由来和设计环境介绍 (51.2什么是CPU (5第二章:RISC_CPU结构 (62.1 RISC_CPU整体结构 (62.2 时钟发生器 (72.2.1 时钟发生器的介绍 (72.2.2 时钟发生器symbol (82.2.3 时钟发生器RTL (82.2.4 时钟发生器源代码 (82.2.5 时钟发生器测试代码 (92.2.6 时钟发生器仿真波形 (102.3指令寄存器 (102.3.1 指令寄存器介绍 (102.3.2 指令寄存器symbol (112.3.3 指令寄存器RTL (112.3.4 指令寄存器源代码 (112.3.5 指令寄存器测试代码 (122.3.6指令寄存器仿真波形 (132.4 累加器 (132.4.1 累加器介绍 (132.4.2 累加器symbol (132.4.3 累加器RTL (142.4.
