精选优质文档-倾情为你奉上基于逻辑功效模型的CMOS数字集成电路延迟的估算与优化一、 摘要CMOS数字集成电路中，快速的延迟估算对于关键路径的设计是非常必要的。模拟或者时序分析只能告诉我们某个特定电路的速度有多快，但不能解决如何改进电路使其速度更快这类问题。本文将建立逻辑功效模型，快速估算出延迟时间，发现来源，找出缩短延迟方法。本文将重点介绍如何选择逻辑的级数，逻辑门类型和MOS管尺寸来对逻辑和电路优化。关键词：CMOS数字集成电路；逻辑功效模型；延迟二、 寄生延迟与逻辑功效门的传输延迟时间等于从输入信号跨越50%到输出信号跨越50%所需的最大时间。我们认为门的传输延迟由两部分构成，一部分是门没有负载时的寄生延迟，一部分是由门本身的驱动能力和它的负载共同来决定的功效延迟。门的寄生延迟是当这个门驱动零负载时的延迟。手工计算时一种粗略的办法就是只计算输出节点上的扩散电容。我们可以使用RC延迟模型来计算这个延迟的大小。我们选择每个门中MOS管的宽度使其对应的电阻大小为R，这里我们认为单位NMOS管具有有效电阻R。单位PMOS管电阻2R，单位晶体管的
