精选优质文档-倾情为你奉上实验1：四位加减法器设计1.实验任务：设计带借位、进位的4位二进制减法、加法器。2.实验要求：要考虑借位、进位。在软件环境下，编写源文件并用器件实现。3.实验过程：（1） 原理分析：多位减加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器，串行进位是将全加器进行级联构成的，这种方式电路会比较简单。本次实验中采用了自底向上（Bottom-Up）的分层次电路设计方法。实际上，Verilog HDL语言中的加减运算符为程序设计提供了很大的便利，此次实验又采用它实现了加减法器。（2） Verilog HDL源文件设计：1.利用算术运算符的程序设计：module adderandsubtracter(s,k,cin,cout); input cin,k; parameter3:0 aa = 4b0100; parameter3:0 bb = 4b0101; output cout; output3:0 s;reg cout,s;alway
