EDA数字秒表课程设计(共10页).doc

精选优质文档-倾情为你奉上程序：(1)时基分频模块的VHDL源程序（CB10.VHD)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CB10 IS PORT(CLK:IN STD_LOGIC; 输入时钟信号 CO:OUT STD_LOGIC); 分频输出信号END CB10; 实体描述ARCHITECTURE ART OF CB10 IS 结构体描述 SIGNAL COUNT:STD_LOGIC_VECTOR(3 DOWNTO 0); 硬件系统的基本数据对象 BEGIN PROCESS(CLK) 进程敏感信号 BEGIN IF RISING_EDGE(CLK)THEN IF