Verilog-教程(第三版)夏闻宇-第三部分练习题答案(共11页).docx

精选优质文档-倾情为你奉上Verilog-教程(第三版)夏闻宇-第三部分练习题答案专心-专注-专业1 设计一个字节（8位）的比较器，要求：比较两个字节的大小，如a7：0大于b7：0，则输出高电平，否则输出低电平；并改写测试模型，使其能进行比较全面的测试。模块源代码： 测试模块的源代码：timescale 1ns / 1psmodule t;reg 7:0 a;reg 7:0 b; reg clock;wire out;initial begina = 0;b = 0; clock=0;endalways #50 clock=clock;always (posedge clock) begina=$random%256;b=$random%256; endinitial begin #1000 $stop;end compar