verilog实现8字节比较器(共7页).doc

精选优质文档-倾情为你奉上8字节比较器实验报告一、实验目的及要求1、 掌握基本组合逻辑电路的实现方法；2、 初步了解两种基本组合逻辑电路的生成方法；3、 学习编写测试模块。4、 设计一个字节数为8位的比较器，比较两个字节的大小。如a7:0 大于b7:0，则输出高电平，否则输出低电平。二、实验设备（环境）及要求实验设备：PC机一台环境要求：安装Modelsim仿真软件以及Synplify Pro综合工具三、实验内容与步骤1.根据实验要求编写源代码compare.v如下/* File compare.v* Synopsis 这是一个字节数为8位的比较器，比较两个字节的大小。* 如a7:0 大于b7:0，则输出高电平，否则输出低电平。* Author陈昊, * Version 1* Date 2010-11-05*/* Copyright(C)2010-* By * All right reser