verilog实验报告---程超(共11页).doc

精选优质文档-倾情为你奉上西 安 邮 电 學 院基于Verilog的数字电路模拟实验系部名称：通信与信息工程学院学生姓名：张宏扬专业名称：通信工程班 级：通工0809学号：（01）时间：2010年12月20号实验题目 门级建模仿真实验一、实验内容 设计的一个带有清零的顺序输出结果的计数器，q从0计数到15二、技术规范1、 输入引脚：reset,clk；输出引脚：q。2、 功能：这时也个具有清零的计数器，从0到15输出的。在其中用到了T触发器和D触发器来实现它的功能。三、实验步骤1、在modulesim软件中对设计模块和验证模块进行书写和编译；2、对编译好的模块进行仿真。四、源代码:/脉动进位计数器顶层模块module ripple_carry_counter(q,clk,reset);output 3:0q;input clk,reset;/生成了4个T触发器（T_