基于FPGA数字秒表设计(共28页).doc

精选优质文档-倾情为你奉上目录专心-专注-专业1.秒表设计要求（1） 秒表的计时范围为00：00：00 59：59：99。（2） 两个按钮开关Start/Stop和Split/Reset，控制秒表的启动、停止、分段和复位：在秒表已经被复位的情况下，按下“Start/Stop”键，秒表开始计时。在秒表正常运行的情况下，如果按下“Start/Stop”键，则秒表暂停计时；再次按下该键，秒表继续计时。在秒表正常运行的情况下，如果按下“Split/Reset”键，显示停止在按键时的时间，但秒表仍然在计时；再次按下该键，秒表恢复正常显示。在秒表暂停计时的情况下，按下“Split/Reset”键，秒表复位归零。2.设计思路2.1功能模块2.1.1分频器对晶体振荡器产生的时钟信号进行分频，产生时间基准信号2.1.2计数器对时间基准脉冲进行计数，完成计时功能2.1.3数据锁存器锁存