哈工大Verilog课程设计-状态机(共4页).docx

精选优质文档-倾情为你奉上可编程逻辑器件大作业（二） 2012年12月一、 题目利用Verilog HDL设计一个电路，对输入的一串二进制数，用于检测序列中连续3个或者3个以上的1，状态转换图如图所示。要求：1、编写源程序；2、给出仿真电路图、状态转换图和仿真波形图二、 程序代码module moore(clk,din,op,reset);input clk,din,reset;output op;reg1:0 current_state,next_state;reg op;parameter S0=2b00,S1=2b01,S2=2b10,S3=2b11;always (posedge clk)beginif(!reset) current_state = S0;else current_state = next_stat