基于.FPGA(Verilog)的数字式秒表设计说明书(共10页).doc

上传人:晟*** 文档编号:9199558 上传时间:2021-12-06 格式:DOC 页数:10 大小:149KB
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资源描述

精选优质文档-倾情为你奉上基于FPGA的数字式秒表一、 设计任务及要求 秒表由于其计时精确,分辨率高(0.01 秒),在各种竞技场所得到了广泛的应用,本次设计的任务就是设计一个基于 FPGA 的数字式秒表。1、基本要求:(1)性能指标: 秒表的分辨率为 0.01 秒,最长计时时间为 99.99 秒;(2)设置启/停开关和复位开关(计数控制器): 启/停开关 S1 的使用方法与传统的机械计时器相同,即按一下启/停开关,启动计时器开始计时,再按一下启/停开关计时终止。复位开关 S2 用来使计时器清 0,复位开关可以在任何情况下使用,即使在计时过程中,只要按一下复位开关,计时进程应立即终止,并对计时器清零。(开关按下为 0,弹起为 1)。(3) 秒表的计时基准信号: 以周期为 0.01 秒(频率 100HZ)的计时脉冲作为一个比较精准的计时基准信号输入到0.01 秒位计数器的时钟端;在设计中采用分频器把 1000HZ 的时钟信号转换为 100HZ 的计时基准信号,其分频系数为 10。(4) 数码管动态显示:

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