带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计(共2页).doc

精选优质文档-倾情为你奉上电子设计自动化实验报告（二）学院：电气学院 班级：电子122班 姓名：覃思远一、实验题目：带有异步复位、同步计数使能和可预置型十进制计数器的verilog设计。二、实验目的：讨论学习经典数字计数器的Verilog描述方法和相关语法。三、实验程序：module CNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input 3:0 DATA; output 3:0 DOUT; output COUT; reg 3:0 Q1; reg COUT; assign DOUT = Q1; always (posedge CLK or negedge RST) begin