实用多功能数字时钟设计verilog(共17页).doc

精选优质文档-倾情为你奉上 西安邮电大学 数字系统设计实验课程设计报告书2013- 2014 学年第 一 学期专业：自动化班级： 学号 姓名 实用多功能数字时钟设计1、 设计要求数字钟具有整点报时和校时功能。（1）以4位LERD数码管显示时、分，时为24进制。（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。（4）采用两个按键分别控制“校时”或“校分”。按下“校时”键时，时显示值以023循环变化；按下“校分”键时，分显示值以059循环变化，但时显示值不能变化。2、 背景知识介绍（1）Verilog HDL简介Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多