数字后端版图设计基于standcell的ASIC设计流程 数字前端设计。以生成 可以布局布线的网表为 终点。 数字后端设计。以生成 可以可以送交foundry 进行流片的GDS2 文件 为终点。 术语： tape-out 提交最终 GDS2 文件做加工； Foundry 芯片代工厂 ，如中芯国际。算法模型 c/matlab code RTL HDL vhdl/verilog NETLIST verilog Standcell library 综合工具根据基本单元库的功能- 时序模型，将行 为级代码翻译成具体的电路实现结构 LAYOUT gds2 基于standcell的ASIC设计流程 布局布线工具根据基本单元库的时序- 几何模型， 将电路单元布局布线成为实际电路版图 对功能，时序，制造参数进行检查 TAPE-OUT数字前端设计流程 综合 RTL file 布局布线前静态时序分析 形式验证 NETLIST Meet requirements ？ YES NO 整个ASIC 设计流程都是一 个迭代的流程，在任何一步 不能满足要求，都需要重复 之前步骤，甚至重新设计 RTL 代码。 模拟电
