精选优质文档-倾情为你奉上选题3 实验讲义实验名称：基于FPGA的计算器设计1 基于VHDL的运算系统设计原理分析本设计是基于VHDL的运算系统设计，目的是为了实现4位BCD码的加、减、乘、除的运算功能。运算时能够通过键盘输入运算类型和运算所需要的数据，然后通过BCD码转二进制电路将数据转化成运算所需要的二进制数，再将数据和运算类型反馈到相应的运算电路得到运算结果，最后将运算结果通过译码电路传送给数码管将结果显示出来。整个设计过程是在Quartus 的环境中进行的，采用自顶向下的设计方法，系统的结构框图如图2-1所示。图2-1 系统结构框图2 加法器设计 为了能够实现4位BCD码的加法运算，设计中被加数和加数都为16位二进制数，由于2个16位二进制数相加可能会产生进位，同时为了方便数码管显示，和采用了20位二进制。此外还有清零信号rst和加法使能信号add，当rst=1时对和进行清零，否则当add=1时进行加法运算。3 减法器设计 为了实现4位BCD码的减法运算，设计中被减数和减数为16位二进制数，差为20位二进制数。
