基于verilog语言的50MHz分频1Hz(共1页).docx

精选优质文档-倾情为你奉上module cp_1s(input wire clr,/清零端，用于将25位的计数器清零input wire clk,/时钟脉冲输入，clk为50MHz的时钟脉冲output reg a/输出变量，该变量即为频率为1S的脉冲 ); reg 25:0q; /设定一个25位的计数器always(posedge clk or posedge clr)/当clk或clr其中之一为上升沿时触发 begin if(clr=1)/当clk为1，上升沿来到时a清零 begin q=0; a=0; end else if(q=)/当q计够25兆个数时，a翻转一次beginq=0;a=a;end else/上述条件都不满足时，上升沿来到后q值加1q=q+1;endendmodule专心-专注-专业