实验三用状态机实现序列检测器的设计(共7页).doc

精选优质文档-倾情为你奉上 FPGA实验报告 实验名称：用状态机实现序列检测器的设计 姓 名： 班 级： 电子1002班 指导老师： 时 间： 2013年3月27日 一、实验要求1、应用有限状态机的设计思路，检测输入的串行数据是否是8b。2、拟用SW3-SW0，J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块）3、一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块）4、为了显示可控，清晰，拟用V16,D18实现时钟，复位信号的输入。2、 任务分析顶层模块并转串模块串行检测模块数码管显示模块并行8bits数据clk串行数据