1、第6章 CMOS集成电路制造工艺,第6章 CMOS集成电路制造工艺,6.1 CMOS工艺6.2 CMOS版图设计6.3 封装技术,3,木版年画,画稿刻版套色印刷,4,半导体芯片制作过程,5,硅片（wafer）的制作,6,掩模版（mask,reticle）的制作,7,外延衬底的制作,8,集成电路加工的基本操作,1、形成薄膜（二氧化硅、多晶硅、金属等薄层）2、形成图形（器件和互连线）3、掺 杂（调整器件特性）,9,1、形成图形,半导体加工过程：将设计者提供的集成电路版图图形复制到硅片上光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形成的线条宽度,10,光刻（photolithography）,11,
2、曝光（exposure）,12,刻蚀（etch）,13,光刻的基本原理,14,正胶和负胶的差别,15,2、薄膜形成：淀积,16,2、薄膜形成：氧化,17,3、掺杂：扩散和注入,18,从器件到电路：通孔,19,从器件到电路：互连线,20,从器件到电路：多层互连,21,从器件到电路：多层互连,22,从硅片到芯片：加工后端,23,从硅片到芯片：加工后端,24,从硅片到芯片：加工后端,6.1 CMOS工艺,6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺,6.1.1 基本工艺步骤,(1) 氧化CMOS集成电路中SiO2层的主要作
3、用：做MOS晶体管的栅绝缘介质；做杂质扩散和离子注入的掩蔽层和阻挡层；做MOS晶体管之间的隔离介质；做多晶硅、金属等互连层之间的绝缘介质；做芯片表面的钝化层。热氧化法：干氧、湿氧、干氧-湿氧-干氧交替氧化,6.1.1 基本工艺步骤,(2) 淀积通过物理或化学的方法把另一种物质淀积在硅片表面形成薄膜(低温)。物理气相淀积(Physical Vapor Deposition，PVD)蒸发溅射化学气相淀积(Chemical Vapor Deposition，CVD),6.1.1 基本工艺步骤,(3) 光刻和刻蚀把掩膜版上的图形转移到硅片。 生长一层SiO2薄膜； 在硅表面均匀涂抹一层光刻胶(以负胶为
4、例)； 盖上掩膜版进行光照，使掩膜版上亮的(Clear)区域对应的光刻胶被曝光，而掩膜版上暗的(Dark)区域对应的光刻胶不能被曝光。,6.1.1 基本工艺步骤,(3) 光刻和刻蚀 把未被曝光的胶去掉，显影后掩膜版上的图形转移到光刻胶上； 采用湿法刻蚀或干法刻蚀去除没有光刻胶保护的SiO2； 去除残留在硅片上的所有光刻胶，完成版图图形到硅片图形的转移。,6.1.1 基本工艺步骤,(3) 光刻和刻蚀光刻胶负胶：曝光前可溶于某种溶液而曝光后变为不可溶；正胶：曝光前不溶于某种溶液而曝光后变为可溶；通常正胶的分辨率高于负胶。,6.1.1 基本工艺步骤,(4) 扩散和离子注入在硅衬底中掺入杂质原子，以改
5、变半导体电学性质，形成pn结、电阻、欧姆接触等结构。扩散：杂质原子在高温下克服阻力进入半导体，并缓慢运动。替位式扩散、间隙式扩散,离子注入：将具有很高能量的带电杂质离子射入硅衬底中。需高温退火,6.1 CMOS工艺,6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺,6.1.2 n阱CMOS工艺流程,两种器件需要两种导电类型的衬底。在n型衬底上形成p阱，把NMOS管做在p阱里；或在p型衬底上形成n阱，把PMOS管做在n阱里。,6.1.2 n阱CMOS工艺流程, 准备硅片材料p型晶向硅片 形成n阱热氧化，形成掩蔽层光刻和刻蚀
6、，开出n阱区窗口离子注入并高温退火，形成n阱,6.1.2 n阱CMOS工艺流程, 场区隔离局部氧化(Local Oxidation of Silicon，LOCOS)工艺利用有源区掩膜版进行光刻和刻蚀，露出场区场区注入去除光刻胶，场区热生长一层厚的氧化层去除有源区上的保护层场区和有源区的氧化层台阶降低，平整度提高。,6.1.2 n阱CMOS工艺流程, 形成多晶硅栅热氧化生长栅氧化层CVD淀积多晶硅并离子注入光刻和刻蚀 源漏区n+/p+注入利用同一n+掩膜版，采用负胶和正胶进行两次光刻和刻蚀，分别进行n+注入和p+注入。,6.1.2 n阱CMOS工艺流程, 形成接触孔CVD淀积绝缘层光刻和刻蚀形
7、成接触孔 形成金属互连淀积金属层光刻和刻蚀形成金属互连,6.1.2 n阱CMOS工艺流程, 形成钝化层淀积Si3N4或磷硅玻璃光刻和刻蚀，形成钝化图形,铝栅工艺：源(或漏)区与栅之间形成缺口，无法形成连续的沟道。硅栅工艺：“自对准”,6.1 CMOS工艺,6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺,6.1.3 硅基CMOS中的闩锁效应,寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub构成等效电路Q1和Q2交叉耦合形成正反馈回路电流在Q1和Q2之间循环放大VDD和GND之间形成极大的电流，电源和地之间锁定在一个很低的电
8、压(维持电压Vh),6.1.3 硅基CMOS中的闩锁效应,发生闩锁效应后VDD和GND之间的电流-电压特性防止闩锁效应的方法：提高阱区和衬底掺杂浓度；加n+和p+保护环；采用p-外延工艺；采用SOI(Silicon On Insulator)CMOS工艺。,42,体硅CMOS中的闩锁效应,43,闩锁效应:等效电路,Q1,Q2,Q3,Q4,Vout,Vout,Rw,Rs,44,防止闩锁效应的措施,减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益 使衬底加反向偏压 加保护环用外延衬底采用SOICMOS技术,45,抑制闩锁效应：,1、减小寄生电阻2、降低寄生晶体管增益3、衬底加反向偏压,46,4、
9、保护环,47,5、外延衬底,6.1 CMOS工艺,6.1.1 基本工艺步骤6.1.2 n阱CMOS工艺流程6.1.3 硅基CMOS中的闩锁效应6.1.4 先进的CMOS工艺,49,深亚微米CMOS结构和工艺,50,深亚微米CMOS工艺的主要改进,浅沟槽隔离双阱工艺非均匀沟道掺杂 n+/p+两种硅栅极浅的源漏延伸区硅化物自对准栅-源-漏结构多层铜互连,51,1、浅沟槽隔离,常规CMOS工艺中的LOCOS隔离的缺点表面有较大的不平整度 鸟嘴使实际有源区面积减小 高温氧化热应力也会对硅片造成损伤和变形浅沟槽隔离的优势占用的面积小，有利于提高集成密度 不会形成鸟嘴 用CVD淀积绝缘层从而减少了高温过程
10、,52,浅沟槽隔离（STI）,光刻胶,氮化硅,（a）,（b）,（c）,（d）,53,STI抑制窄沟效应,54,2、外延双阱工艺,常规单阱CMOS工艺，阱区浓度较高，使阱内的器件有较大的衬偏系数和源、漏区pn结电容 采用外延双阱工艺的好处由于外延层电阻率很高，可以分别根据NMOS和PMOS性能优化要求选择适当的n阱和p阱浓度 做在阱内的器件可以减少受到粒子辐射的影响 外延衬底有助于抑制体硅CMOS中的寄生闩锁效应,55,3 沟道区的逆向掺杂和环绕掺杂结构,沟道掺杂原子数的随机涨落引起器件阈值电压参数起伏，因此希望沟道表面低掺杂；体内需要高掺杂抑制穿通电流逆向掺杂技术利用纵向非均匀衬底掺杂，抑制短
11、沟穿通电流环绕掺杂技术利用横向非均匀掺杂，在源漏区形成局部高掺杂区,56,逆向掺杂,逆向掺杂杂质分布0.25um工艺100个NMOS器件阈值电压统计结果器件阈值分布的标准差减小,57,逆向掺杂： Delta沟道技术,PMOS沟道区As离子注入NMOS注硼，硼的氧化增强扩散效应影响杂质分布Delta沟道技术可以获得较陡峭的纵向低高掺杂分布,58,横向沟道工程：HALO掺杂结构,横向高掺杂区可以抑制源漏pn结耗尽区向沟道内的扩展，减小短沟效应Halo结构可以利用大角度注入实现,59,横向沟道工程： POCKET掺杂结构,60,4、n、p两种硅栅,在CMOS电路中希望NMOS和PMOS的性能对称，这
12、样有利于获得最佳电路性能 使NMOS和PMOS性能对称很重要的一点是使它们的阈值电压绝对值基本相同 在同样条件下，如果NMOS和PMOS都选用n+硅栅，则PMOS的负阈值电压绝对值要比NMOS的阈值电压大很多 PMOS采用p硅栅减小其阈值电压的绝对值，从而获得和NMOS采用n硅栅对称的性能,61,5、SDE结构,减小源漏区结深有利于抑制短沟效应。问题：简单地减小源、漏区结深将使源、漏区寄生电阻增大造成MOS晶体管性能退化!解决办法：使用SDE结构，在沟道两端形成极浅的源、漏延伸区 。,62,SDE结深减小趋势,63,6、硅化物自对准结构,在栅极两侧形成一定厚度的氧化硅或氮化硅侧墙，然后淀积难熔
13、金属并和硅反应形成硅化物作用：减小多晶硅线和源、漏区的寄生电阻；减小金属连线与源、漏区引线孔的接触电阻,硅化物同时淀积在栅电极上和暴露的源、漏区上，因此是自对准结构,64,7、铜互连,铜比铝的电阻率低40左右。用铜互连代替铝互连可以显著减小互连线的寄生电阻从而减小互连线的RC延迟 铜易于扩散到硅中，会影响器件性能；铜还会对加工设备造成污染，因此铜互连不能用常规的淀积和干法刻蚀方法形成 铜互连技术特点：显著减小互连线的寄生电阻与低k介质材料结合减小寄生电容，提高电路性能需要特殊的工艺技术：“镶嵌”（大马士革）技术和化学机械抛光技术,65,常规互连和镶嵌工艺比较,氧化层,光刻胶,金属,66,采用铜
14、互连可以减少连线层数,67,先进深亚微米CMOS工艺过程,68,先进深亚微米CMOS工艺过程（续）,69,90nm CMOS技术平台的主要指标,第6章 CMOS集成电路制造工艺,6.1 CMOS工艺6.2 CMOS版图设计6.3 SOI工艺,71,违背版图设计规则的结果,6.2 CMOS版图设计,版图设计规则代表了一种容差要求，这种容差要求可保证最高的成品率。(1) 以为单位的设计规则版图设计中各种几何尺寸限制约定为的倍数；根据不同的工艺分辨率，给出相容的值；版图设计可以独立于工艺和实际尺寸。,6.2 CMOS版图设计,(1) 以为单位的设计规则,6.2 CMOS版图设计,(2) 以微米为单位
15、的设计规则每个尺寸之间没有必然的比例关系，各尺寸之间可以独立选择；灵活性大，针对性强；通用性差。,6.2 CMOS版图设计,(2) 以微米为单位的设计规则,6.2 CMOS版图设计,(2) 以微米为单位的设计规则,6.2 CMOS版图设计,6.2 CMOS版图设计,四输入与门版图与版图设计规则所对应的相关尺寸版图设计完成后，需要进行设计规则检查(Design Rule Check，DRC)。,第6章 CMOS集成电路制造工艺,6.1 CMOS工艺6.2 CMOS版图设计6.3 SOI工艺,80,2.3.2 SOI CMOS基本工艺,SOI结构SOI工艺SOI优点,81,SOI CMOS结构,1
16、. 体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计体区的引出端。2. 衬底相对沟道区也相当于一个MOS结构，因此也把SOI MOSFET 的衬底又叫做背栅, 是五端器件 。,82,SOI MOSFET的性能,厚膜器件tsi2xdm。背栅对MOSFET性能基本没有影响，和体硅MOS器件基本相同 薄膜器件 tsixdm。在栅电压的作用下可以使顶层硅膜全部耗尽 可以通过减薄硅膜抑制短沟道效应,83,形成SOI 硅片的基本工艺 (1),注氧隔离技术（SIMOX） 通过高能量、大剂量注氧在硅中形成埋氧化层. O+的剂量在1.81018cm-2左右；能量200kev 埋氧化层把原始硅片分成2部分，
17、上面的薄层硅用来做器件，下面是硅衬底,84,形成SOI 硅片的基本工艺 (2),键合减薄技术（BE） 把2个生长了氧化层的硅片键合在一起，两个氧化层通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另一个硅片作为支撑的衬底,85,形成SOI 硅片的基本工艺 (3),智能剥离技术（smart cut） 解决了如何用键合技术形成薄膜SOI材料 可以形成高质量的薄硅膜SOI材料,86,87,基于台面隔离的SOI CMOS基本工艺流程,88,89,SOI CMOS的优越性,每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应； 减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流 有利于抑制短沟效应；有很好的抗幅照性能；实现三维立体集成。,90,SOI技术实现三维立体集成,91,SOI CMOS反相器结构,92,SOI 与体硅CMOS性能比较,
