1、专科数字逻辑复习题库及答案一、选择题1 和二进制数(1100110111.001)等值的十六进制数学是( )。A.337.2 B.637.2 C.1467.1 D.c37.4 2 是 8421BCD 码的是（ ） A.1010 B.0101 C.1100 D.1111 3 和二进制码 1100 对应的格雷码是（ ） A.0011 B.1100 C.1010 D.01014 和逻辑式 相等的式子是( ) A.ABC B.1+BC C.A D.ABC_ BCA_5 若干个具有三态输出的电路输出端接到一点工作时，必须保证（ ）A.任何时候最多只能有一个电路处于三态，其余应处于工作态。B.任何时候最多
2、只能有一个电路处于工作态，其余应处于三态。C.任何时候至少要有两个或三个以上电路处于工作态。D.以上说法都不正确。6 A+B+C+ +A =（ ） A.A B. C.1 D.A+B+C _AB_A7 下列等式不成立的是（ ）A. B.(A+B)(A+C)=A+BC C.AB+AC+BC=AB+BC D. 1_BB8 )(F,)654,3210(C),F(则mA.ABC B.A+B+C C. D. CA_A9 欲对全班 53 个同学以二进制代码编码表示，最少需要二进制的位数是( )A.5 B.6 C.10 D.5310 一块数据选择器有三个地址输入端，则它的数据输入端应有（ ） 。A.3 B.6
3、 C.8 D.111 或非门构成的基本 RS 触发器，输入端 SR 的约束条件是（ ）A.SR=0 B.SR=1 C. D.1_RS0_RS12 在同步方式下，JK 触发器的现态 Qn = 0，要使 Qn+1 = 1，则应使（ ） 。A.J=K=0 B.J=0，K=1 C.J=1，K=X D.J=0，K=X13 一个 T 触发器，在 T=1 时，来一个时钟脉冲后，则触发器( )。A.保持原态 B.置 0 C.置 1 D.翻转14 在 CP 作用下，欲使 D 触发器具有 Qn+1= 的功能，其 D 端应接（ ）_nA.1 B.0 C. D. _n15 一片四位二进制译码器，它的输出函数有（ ）A
4、.1 个 B.8 个 C.10 个 D.16 个16 比较两个两位二进制数 A=A1A0和 B=B1B0，当 AB 时输出 F=1，则 F 的表达式是（ ） 。A. B. _1BAF _01_0BAFC. D. _17 相同计数模的异步计数器和同步计数器相比，一般情况下（ ）A.驱动方程简单 B.使用触发器的个数少 C.工作速度快 D.以上说法都不对18 测得某逻辑门输入 A、B 和输出 F 的波形如下图，则 F(A，B)的表达式是（ ）A.F=AB B.F=A+B C. D.B_BAA B F 19 Moore 和 Mealy 型时序电路的本质区别是（ ）A.没有输入变量 B.当时的输出只和
5、当时电路的状态有关，和当时的输入无关 C.没有输出变量 D.当时的输出只和当时的输入有关，和当时的电路状态无关20 n 级触发器构成的环形计数器，其有效循环的状态数为（ ）A.n 个 B.2n 个 C.2 n-1 个 D. 2 n个21 ROM 电路由地址译码器和存储体构成，若译码器有十个地址输入线，则最多可有（ ）个字。A.10 B.102 C.210 D.104 22 74LS160 十进制计数器它含有的触发器的个数是（ ）A.1 个 B.2 个 C.4 个 D. 6 个23 组合型 PLA 是由（ ）构成A.与门阵列和或门阵列 B.一个计数器 C.一个或阵列 D.一个寄存器24 TTL
6、与非门的多余脚悬空等效于( )。A. B. C.cc D.Vee25 设计一个 8421 码加 1 计数器，至少需要（ ）触发器A.3 个 B.4 个 C.6 个 D.10 个26 以下哪一条不是消除竟争冒险的措施（ ）A.接入滤波电路 B.利用触发器 C.加入选通脉冲 D.修改逻辑设计27 主从触发器的触发方式是（ ）A.CP=1 B.CP 上升沿 C.CP 下降沿 D.分两次处理28 下列说法中， （ ）不是逻辑函数的表示方法。A真值表和逻辑表达式B卡诺图和逻辑图C波形图和状态图29 已知某触发器的特性所示（触发器的输入用 A、B表示） 。请选择与具有相同功能的逻辑表达式是（ ） 。A n
7、nBQ1BCA B Qn+1 说 明0 0 Qn 保持0 1 0 置 01 0 1 置 11 1 n翻转30 用 ROM 实现四位二进制码到四位循环码的转换，要求存储器的容量为（ ） 。A8 B16 C32 D6431 下列信号中， （ ）是数字信号。A交流电压 B.开关状态 C.交通灯状态 D.无线电载波32 余 3 码 10001000 对应 2421 码为（ ）A. 01010101 B. 10000101 C. 10111011 D. 1110101133 若逻辑函数 ，则 F 和 G 相与的结果为（ ）7,5432,0,6321, mCBAGmCBAFA. B. 1 C. D. 03
8、2m34 为实现 D 触发器转换为 T 触发器，图所示的虚线框内应是（ ） D Q T CP A. 或非门 B. 与非门 C. 异或门 D. 同或门35 完全确定原始状态表中的五个状态 A、B、C、D、E，若有等效对 A 和 B，B 和 D，C 和 E，则最简状态表中只含（ ）个状态A.2 B.3 C.1 D.436 下列触发器中，没法约束条件的是（ ）A. 时钟 触发器 B. 基本 触发器SRSRC. 主从 触发器 D. 边沿 D 触发器KJ37 组合逻辑电路输出与输入的关系可用（ ）描述A.真值表 B.状态表 C.状态图 D.逻辑表达式38 实现两个 4 位二进制数相乘的组合电路，其输入输
9、出端个数应为（ ）A.4 入 4 出 B.8 入 8 出 C.8 入 4 出 D.8 入 5 出39 组合逻辑电路中的险象是由于（ ）引起的A.电路未达到最简 B.电路有多个输出C.电路中的时延 D.逻辑门类型不同40 设计一个五位二进制码的奇偶位发生器，需要（ ）个异或门A.2 B.3 C.4 D.541 下列触发器中， （ ）不可作为同步时序逻辑电路的存储元件。A.基本 R-S 触发器 B.D 触发器C.J-K 触发器 D.T 触发器42 构造一个模 10 同步计数器，需要（ ）触发器A.3 个 B.4 个 C.5 个 D.10 个43 实现同一功能的 Mealy 型同步时序电路比 Moo
10、re 型同步时序电路所需要的（ ）A.状态数目更多 B.状态数目更少 C.触发器更多 D.触发器一定更少44 同步时序电路设计中，状态编码采用相邻编码法的目的是（ ）A.减少电路中的触发器 B.提高电路速度C.提高电路可靠性 D.减少电路中的逻辑门45 脉冲异步时序逻辑电路的输入信号可以是（ ）A.模拟信号 B.电平信号C.脉冲信号 D.时钟脉冲信号46 电平异步时序逻辑电路不允许两个或两个以上输入信号（ ）A.同时为 0 B.同时为 1C.同时改变 D.同时出现47 脉冲异步时序逻辑电路中的存储元件可以采用（ ）A.时钟控制 RS 触发器 B.D 触发器C.基本 RS 触发器 D.JK 触发
11、器48 八路数据选择器应有（ ）个选择控制器A.2 B.3 C.6 D.849 移位寄存器 T1194 工作在并行数据输入方式时，M AMB 取值为（ ）A.00 B.01 C.10 D.1150 半导体存储器（ ）的内容在掉电后会丢失A.MROM B.RAM C.EPROM D.E2PROM51 EPROM 是指（ ）A.随机读写存储器 B.只读存储器C.可擦可编程只读存储器 D.电可擦可编程只读存储器52 用 PLA 进行逻辑设计时，应将逻辑函数表达式变换成（ ）A.异或表达式 B.与非表达式C.最简“与或”表达式 D.标准“或与”表达式53 补码 1.1000 的真值为（ ）A.+1.1
12、000 B.-1.1000 C.-0.1000 D.-0.000154 下列哪个函数与逻辑函数 F= AB 不等（ ）A. B. BAFFC. D. 155 PROM、PLA、和 PAL 三种可编程器件中， （ ）是不能编程的A.PROM 的或门阵列 B.PAL 的与门阵列C.PLA 的与门阵列和或门阵列 D.PROM 的与门阵列56 下列中规模通用集成电路中， （ ）属于组合逻辑电路A.4 位计数器 T4193 B.4 位并行加法器 T693C.4 位寄存器 T1194 D.4 位数据选择器 T58057 数字系统中，采用（ ）可以将减法运算转化为加法运算A.原码 B.补码 C. Gray
13、码 D.反码58 十进制数 555 的余 3 码为（ ）A.101101101 B.010101010101C.100010001000 D.01010101100059 下列逻辑门中， （ ）不属于通用逻辑门A.与非门 B.或非门 C.或门 D.与或非门60 n 个变量构成的最小项 mi 和最大项 Mi 之间，满足关系（ ）A. B. iiMmiC. D. 11i参考答案如下：1-5 ABCDB 6-10 CCCBC 11-15 ACDDD 16-20 CACBA 21-25 CCAAB 26-30 BDCCD 31-35 （BC ）C（AC ）DA 36-40 （CD） （AD）BCC 4
14、1-45 A B B D （CD）46-50 C（ABCD）BDB 51-55 CCCAD 56-60 （BD） （BD）CC（BC）二、填空题1. ( 496 ) 的 8421 码为 010010010110 。2. 补码只有( 一 ) 种零的表示形式。3. 逻辑变量反映逻辑状态的变化，逻辑变量仅能取值 ( “0”或“1” ) 。4. 如果 A，B 中只要有一个为 1，则 F 为 l；仅当 A，B 均为 0 时，F 才为 0。该逻辑关系可用式子 (F=A+B )表示。5. 在非逻辑中，若 A 为，则 F 为 1；反之， (若 A 为 l，则 F 为 0 ) 。6. 基本的逻辑关系有 ( 与、
15、或、非 ) 三种。7. 逻辑表达式是由( 逻辑变量和 “或” 、 “与” 、 “非”3 种运算符 ) 所构成的式子。8. 逻辑函数表达式有 (“积之和 ”表达式与“和之积”表达式 ) 两种基本形式。9. 假如一个函数完全由最小项所组成，那么这种函数表达式称为 ( 标准“积之和” ) 表达式。10. 3 个变量最多可以组成( 8 )个最小项。11. n 个变量的所有最大项的( “积” ) 恒等于 0。12. 在同一逻辑问题中，下标相同的最小项和最大项之间存在( 互补 ) 关系。13. 求一个函数表达式的标准形式有两种方法，(一种是代数转换法，另一种是真值表转换法 ) 。14. 最简逻辑电路的标准
16、是:( 门数最少；门的输入端数最少；门的级数最少 ) 。15. 逻辑函数化简的三种方法，即(代数化简法、卡诺图化简法和列表化简法 ) 。16. ( N ) 个变量的卡诺图是一种由 2 的 n 次方个方格构成的图形。17. 一个逻辑函数可由图形中若干方格构成的区域来表示，并且这些方格与包含在函数中的各个(最小项 )相对应。18. 一只四输入端或非门，使其输出为 1 的输入变量取值组合有( 1 ) 种。19. 逻辑函数化简的目的是 ( 简化电路的结构，使系统的成本下降。 ) 。20. 常见的化简方法有( 代数法、卡诺图法和列表法 ) 三种。21. F=A+BC 的最小项为( m3,m4,m5,m6
17、,m7 )。22. 代数化简法是运用 ( 逻辑代数的公理和基本定理 )对逻辑函数表达式进行化简。23. 所谓逻辑上相邻的最小项是指这样两个乘积项，如果它们都包含(有 n 个变量，且这 n 个变量中仅有一个变量是不同的 )，则称这两个乘积项是相邻的。24. 化简多输出函数的关键是(通过反复试探和比较充分利用各个输出函数间的公共项 ) 。25. ( 代数化简法 )和卡诺图化简法都可用来化简多输出函数。26. 对于两输入的或非门而言，只有当为( A 、B 同时为 0 时 )时输出为。27. 组合逻辑电路在任意时刻的稳定输出信号取决于（ 此时的输入 ） 。28. 全加器是一种实现（ 计算一位二进制数和
18、的电路 ）功能的逻辑电路。29. 半加器是指两个( 同位二进制数 ) 相加。30. 组合逻辑电路由( 门 ) 电路组成。31. 组合逻辑电路的设计过程与 ( 分析 ) 过程相反。32. 根据电路输出端是一个还是多个，通常将组合逻辑电路分为 ( 单输出和多输出 ) 两类。 33. 设计多输出组合逻辑电路，只有充分考虑(各函数共享 ) ，才能使电路达到最简。34. 组合逻辑电路中输出与输入之间的关系可以由( 真值表、卡诺图、逻辑表达式等 ) 来描述。35. 我们一般将竞争分为：( 临界竞争和非临界竞争 ) 两种。36. 函数有（与或式 或与式 ）两种标准表达式。37. 使 为 1 的输入组合有（
19、7 ）个。CBAF,38. 时序逻辑电路按其工作方式不同，又分为（同步时序逻辑电路 ）和（异步时序逻辑电路 ） 。39. 同步时序电路的一个重要组成部分是存储元件，它通常采用（ 触发器 ）构成。40. 当 R=1，S=1 时，基本 RS 触发器的次态输出为（ 保持 ） 。41. JK 触发器的次态主要与（J，K ，CP ）因素有关。42. D 触发器的次态主要与（ D，CP ）因素有关。43. 仅具有清 0 和置 1 功能的触发器是（D 触发器 ） 。44. 仅具有“保持 “和“翻转“ 功能的触发器是（T 触发器 ） 。45. 延迟元件可以是(专用的延迟元件 )，也可以利用 ( 带反馈的组合电
20、路本身的内部延迟性能 ) 。46. 一般来说，时序逻辑电路中所需的触发器 n 与电路状态数 N 应满足如下关系式：（ 2n=N ） 。47. 由于数字电路的各种功能是通过(逻辑运算和逻辑判断 )来实现的，所以数字电路又称为数字逻辑电路或者逻辑电路。48. 二进制数 1101.1011 转换为八进制为 ( 15.54 ) 。49. 十六进制数 F6.A 转换成八进制数为 ( 64 ) 。50. 常见的机器数有：（原码、反码和补码 ） 。三、判断题1. “0”的补码只有一种形式。正确2. 奇偶校验码不但能发现错误，而且能纠正错误。错误3. 二进制数 0.0011 的反码为 0.1100。错误4.
21、逻辑代数中，若 AB = A + B，则有 A=B。正确5. 根据反演规则，逻辑函数 的反函数 错误ACDF CADBF6. 用卡诺图可判断出逻辑函数 与逻辑函数,互为反函数。正确CDAG,7. 若函数 F 和函数 G 的卡诺图相同，则函数 和函数 相等。错误G8. 门电路带同类门数量的多少称为门的扇出数。正确9. 三态门有三种输出状态（即输出高电平、输出低电平和高阻状态） ，分别代表三种不同的逻辑值。错误10.触发器有两个稳定状态： 称为“1”状态， 称为“0”状态。错误1Q0Q11.同一逻辑电路用正逻辑描述出的逻辑功能和用负逻辑描述出的逻辑功能应该一致。错误12.对时钟控制触发器而言，时钟
22、脉冲确定触发器状态何时转换，输入信号确定触发器状态如何转换。正确13.采用主从式结构，或者增加维持阻塞功能，都可解决触发器的“空翻”现象。正确14.设计包含无关条件的组合逻辑电路时，利用无关最小项的随意性有利于输出函数化简。正确15.对于多输出组合逻辑电路，仅将各单个输出函数化为最简表达式，不一定能使整体达到最简。正确16.组合逻辑电路中的竞争是由逻辑设计错误引起的。错误17.在组合逻辑电路中，由竞争产生的险象是一种瞬间的错误现象。正确18.同步时序逻辑电路中的存储元件可以是任意类型的触发器。错误19.等效状态和相容状态均具有传递性。错误20.最大等效类是指含状态数目最多的等效类。错误21.一
23、个不完全确定原始状态表的各最大相容类之间可能存在相同状态。正确22.同步时序逻辑电路设计中，状态编码采用相邻编码法是为了消除电路中的竞争。错误23.同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。错误24.如果一个时序逻辑电路中的存储元件受统一时钟信号控制，则属于同步时序逻辑电路。正确25.电平异步时序逻辑电路不允许两个或两个以上的输入同时为 1。错误26.电平异步时序逻辑电路中各反馈回路之间的竞争是由于状态编码引起的。错误27.并行加法器采用超前进位的目的是简化电路结构。错误28.进行逻辑设计时，采用 PLD 器件比采用通用逻辑器件更加灵活方便。正确29.采用串行加法器比采用并行
24、加法器的运算速度快。错误四、简答题1. 与普通代数相比逻辑代数有何特点？2. 什么是逻辑图？试述由逻辑函数画出逻辑图的方法？3. 逻辑函数式、真值表和逻辑图三者之间有什么关系？4. 代数法化简主要有哪些步骤？5. 卡诺图在构造上有何特点？6. 已知函数的逻辑表达式怎样得到它的卡诺图？7. 组合逻辑在结构上有何特点？8. 在数字电路中为什么要采用二进制？它有何特点？9. 机器数与真值有何区别?10. 在进行逻辑设计和分析时我们怎样看待无关项？11. 什么叫最小项和最大项?为什么把逻辑函数的“最小项之和”表达式及“最大项之积”表达式称为逻辑函数表达式的标准形式?12. 用代数化简法化简逻辑函数与用
25、卡诺图化简逻辑函数各有何优缺点?13. 用“或非“门实现逻辑函数的步骤主要有哪些？14. 为什么要进行组合逻辑电路的分析？15.与组合电路相比，时序电路有何特点？16. 什么叫最大相容类?17. 简述触发器的基本性质。18. 为什么同步时序电路没有分为脉冲型同步时序电路和电平型同步时序电路？19. 异步时序逻辑电路与同步时序逻辑电路有哪些主要区别? 20.设X 补 =x0.x1x2x3 写出下列提问的条件： 若使 X1/8，问 x0，x 1，x 2，x 3应满足什么条件？ 若使 1/80 时，必须 x0 =0，此时由于 X=(1/2)x1+(1/4)x2+(1/8)x2，故：1.要 X 1/8
26、 时，x 0，x 1，x 2，x 3应满足: x 0 =0,且 =1,即 x1，x 2至少有一个为 1;212.要 1/8X1/2，x 0，x 1，x 2，x 3应满足: x 0x 1=0，且 x2x 3=1;3.要 X 0 时，必须 x0 =1，注意到负数补码的数值位是原码取反加 1，故可得：要使 X-1/2，x 0，x 1，x 2，x 3应满足：x 0x 1=1，且 x2+x3=1;五、计算题1 (1) ACBF(2) 2 解：7543102321mBACF逻辑电路如下：Y0 A2 1 2 A1 3 4 A0 5 Y6 S32 S1 7 & & & F1 F2 F3 1 0 A B C T4138 3解：& “1”CP CPUCPDA B C D LDQCBQCCCrQA QB QC QDT4193初始状态Q0 Q1 Q2 Q3
