1、本科毕业设计（20届）标准单元包的低漏功耗设计和研究所在学院专业班级电子信息科学与技术学生姓名学号指导教师职称完成日期年月I摘要【摘要】随着工艺特征尺寸进入纳米时代，集成电路在设计和制造上出现了新的挑战功耗。功耗随工艺特征尺寸减小不断上升，尤其是漏功耗呈现指数形式上升。为了降低漏功耗，本文针对ASIC（APPLICATIONSPECIFICINTEGRATEDCIRCUIT，专用集成电路）半定制设计，提出了一种基于标准单元包的沟道长度调制技术。在130NM工艺下，本文对反相器、与非门和或非门标准单元进行沟长调制；然后使用HSPICE进行电路仿真，得出了沟道长度最优值；最后制成新的标准单元，并扩
2、展标准单元包。实验结果表明，沟长调制方法效果明显，调制后标准单元的漏功耗与SMIC130NM工艺的标准单元相比降低了3460。【关键词】标准单元；漏功耗；ASIC；沟长调制ABSTRACT【ABSTRACT】WITHTHETECHNOLOGYOFINTEGRATEDCIRCUITDESIGNSTEPPINGINTONANOMETERERA,POWERHASBECOMEONEOFTHEMOSTCRITICALCONCERNSTHEFEATURESIZEOFINTEGRATEDCIRCUITHASREDUCEDCONTINUALLY,WHICHLEADSTOEXPONENTIALPOWERRISE
3、,ESPECIALLYLEAKAGEPOWERINORDERTOREDUCELEAKAGEPOWER,AGATELENGTHBIASINGDESIGNMETHODOLOGYBASEDONTHESTANDARDCELLSOFASICAPPLICATIONSPECIFICINTEGRATEDCIRCUITSEMICUSTOMDESIGNMETHODOLOGYISPROPOSEDINTHISBRIEFAT130NMIITECHNOLOGY,AUTHORBIASEDTHEGATELENGTHOFEXISTINGINVERTER,NANDANDNORSTANDARDCELLS,THENGOTTHESUI
4、TABLEGATELENGTHSIZESBYHSPICESIMULATIONANDRESULTANALYSISFINALLYNEWGATELENGTHBIASEDSTANDARDCELLSUSINGTHESESIZESWEREDESIGNEDANDTHEYWEREADDEDINTOASICSTANDARDLIBRARYEXPERIMENTALRESULTSHOWSTHATGATELENGTHBIASEDCELLSCANDECREASELEAKAGEPOWERBY3460COMPAREDWITHSMIC130NMSTANDARDCELLS【KEYWORDS】STANDARDCELLS；LEAKA
5、GEPOWER；ASIC；GATELENGTHBIASING目录摘要IABSTRACTI目录II1引言111集成电路的发展概况112低漏功耗研究的意义113基于ASIC标准单元的低漏功耗研究12集成电路功耗分析321集成电路的动态功耗322集成电路的静态功耗423动态功耗和静态功耗的变化趋势43低漏功耗技术概述631休眠漏功耗优化技术632活动漏功耗优化技术64沟长调制技术7III41沟长调制原理7411晶体管级沟长调制7412单元级沟长调制842标准单元沟长调制及前仿9421建立仿真平台模型9422设计HSPICE网表943仿真数据分析115标准单元设计1351原理图设计1352版图设计13
6、53标准单元库设计16531布局布线库设计17532综合库和仿真库设计176总结24参考文献25致谢错误未定义书签。附录261引言11集成电路的发展概况自1958年第一块集成电路发明制造以来，集成电路行业已经发展了50多年。在这半个多世纪中，集成电路的应用从实验室走向市场，从军工普及到民用；我们所处的时代正是一个被集成电路包围的时代，不管是导弹，卫星，飞机，舰艇，还是电脑，空调，手机，音响，集成电路涉及领域涵盖科技、经济、军事等等。可见，集成电路已日益成为世界经济的命脉、社会进步的动力以及国家安全的保障。集成电路的发展即是不断追求更小的电路面积，更快的运行速度，更高的处理精度以及更复杂的集成度
7、的过程。至今，集成电路产业一直保持着惊人的发展速度。遵循摩尔定律，其集成度几乎每18个月就能翻一番，工艺也随之更新一代。目前，集成电路设计制造工艺已经进入了纳米级时代国际上能够投入大规模量产的最先进工艺为40NM，国内的工艺水平也将进入65NM；2009年，INTEL酷睿I系列率先采用了领先的32NM工艺，而下一代22NM工艺也正在研发中1。但是伴随电路特征尺寸的减小，电路功耗正呈指数上升，若不在设计时考虑功耗问题而功利地追求提高元器件的集成度，则可能会使电路某些部分因功耗过大引起温度过高，继而导致系统工作不稳定或失效。此外，功耗的增大也给芯片的散热和封装带来了不少麻烦。集成电路的发展正陷入功
8、耗的瓶颈之中，其今后的发展不得不把功耗作为同速度和面积一样重要核心因素来对待。12低漏功耗研究的意义功耗由动态功耗和静态功耗组成，因而低功耗设计可以分针对动态功耗和针对静态功耗两种。在之前的工艺中，设计者多是将研究重心放在动态功耗优化技术的研究上，提出了多种设计方法，如多电源供电法，时钟屏蔽法，动态变频法等等，因为相比之下，那时的静态功耗所占比例还很小，实现动态功耗的降低就可以满足电路对低功耗的要求。而现在的状况发生了极大的变化，当集成电路工艺水平发展到纳米级时，由漏电流引起的静态功耗不断剧增，正在接近和达到动态功耗的水平2。因此，单纯靠降低动态功耗的方法已经无法满足低功耗优化的要求，研究静态
9、功耗优化技术已成为低功耗设计不可忽略和回避的问题，这必将导致低功耗设计研究方向和重心的转移。可见，低漏功耗的研究对于集成电路克服功耗瓶颈，从而取得进一步发展有着至关重要的影响。13基于ASIC标准单元的低漏功耗研究1百度百科集成电路DB/OLHTTP/BAIKEBAIDUCOM/VIEW/1355HTM3,200604062GUPTAP,KAHNGAB,SHARMAP,ETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLJDESIGNAUTOMATIONCONFERENCE20043273302ASIC技术是当今
10、集成电路发展的趋势和技术主流，相比于通用集成电路，它具有体积小、功耗低、成本小、性能更可靠等优点3。ASIC分为全定制和半定制设计全定制是一种对所有电路元器件进行精工细作的设计方法，旨在实现最佳的电路性能，如最小面积、最低功耗、最优功耗延时积等；半定制在已有的标准单元基础上进行电路设计，连接和测试等，是一种基于标准单元的设计。全定制设计能够达到电路性能的最优化，但也不得不为此付出高昂的代价。它的设计要求高、难度大、周期长且成本贵，故一般仅用于生产批量很大或产品成本不计较的场合，如CPU（CENTRALPROCESSINGUNIT，计算机中央处理器）、军用设备等。由于半定制的设计者不需考虑标准单
11、元内部的结构和布图布线等设计，因而降低了设计难度、成本以及周期，提高了效率，同时制出的电路技术性能也比较理想，故半定制设计的应用范围和市场需求要宽广的多。标准单元是ASIC半定制设计的基础，故在设计时使用具有低漏功耗特性的标准单元可以有效降低整个电路的漏功耗。因此如何进一步降低标准单元的漏功耗，探索低功耗标准单元的创新设计方法和技术具有重要的学术意义和实用价值。基于这种想法，本文提出了一种基于标准单元的沟道长度调制技术，来设计具有低漏功耗特性的标准单元。3来新泉专用集成电路设计基础教程M西安市西安电子科技大学出版社,20081032集成电路功耗分析集成电路有两种主要的功耗来源，动态功耗和静态功
12、耗。因为集成电路中应用最广的是CMOS（COMPLEMENTARYMETALOXIDESEMICONDUCTOR，互补金属氧化物半导体）电路，下面就以CMOS电路为例来分析功耗的组成。21集成电路的动态功耗动态功耗包括负载电容的动态充放电功耗开关功耗和由短路电流引起的动态短路功耗。如图1所示，在动态情况下，电路中存在PMOS（POSITIVECHANNELMETALOXIDESEMICONDUCTOR）管和NMOS（NEGATIVECHANNELMETALOXIDESEMICONDUCTOR）管同时导通的情况，此时就会产生从电源到地的短路电流。开关电流（充放电电流）是不断对负载电容进行充放电而
13、产生的在CMOS电路，当输入为“0”时，PMOS管导通，电源通过PMOS向负载电容充电；而当电路输入为“1”时，负载电容又会通过NMOS向地放电。VDDOUTBCLISHORTVINISWITCHVOUTISHORT动态短路电流ISWITCH动态开关电流INVSS图1CMOS反相器动态功耗示意图动态功耗计算公式为SHORTDDDDLDYNIVFVCP2（1）其中为开关活动性，LC为负载电容，DDV代表电源电压，F代表时钟频率，SHORTI表示短路电流。短路电流较小，通过合理地选择器件尺寸可以将其控制在可接受范围内，故短路功耗可以忽略不计。可见，负载电容充放电功耗是动态功耗的主要部分。在之前的制
14、造工艺中，电容充放电功耗也是电路总功耗的最主要组成部分，因此减小充放电动态功耗成为当时的主要低功耗设计目标。从公式中可以看出，要降低充放电功耗可以通过降低电源电压或时钟频率的方法。现有的很多动态功耗优化方法正是应用了这个原理，比如多电源法4，对芯片中的高性能模块供高电压，对低性能模4库逊多电压CMOS电路设计M北京机械工业出版社,20084块供低电压，在保证性能的同时减小了低性能模块的动态功耗；时钟屏蔽法5，屏蔽闲置模块内的时钟信号，可以节约大量的动态功耗；动态变频法，在芯片工作负荷较小时，降低工作频率和供电电压，以达到降低动态功耗的目的。22集成电路的静态功耗静态功耗的主要组成部分是由漏电流
15、引起的漏功耗。LEAKAGEDDLEAKAGEIVP2如图2所示，漏电流LEAKAGEI主要由亚阈值漏电流SUBI和栅极漏电流GATEI组成6。在130NM工艺下，亚阈值漏电流占了绝大部分比重，而且在现有的更高工艺水平下，情况也是如此7。亚阈值漏电流的产生是由于PMOS或NMOS关断时，晶体管并非处于理论意义上的截止，而是仍存在一小股由漏极流向源极的电流，称为亚阈值漏电流。源极S栅极G漏极DNNIGATEISUBSUBSTRATEPSIO2POLY图2NMOS静态漏电流示意图芯片的漏电流会随温度的变化而变化，当芯片发热时，静态功耗会呈指数上升，此外，随着电路特征尺寸的减小，漏电流同样会呈现指数
16、增加趋势。当COMS工艺发展到现在的纳米级时，由漏电流引起的静态功耗正在不断接近、达到动态功耗的水平。23动态功耗和静态功耗的变化趋势随着工艺的进步以及电路特征尺寸的减小，动态功耗和静态功耗在数值和所占比重上也发生了显著的变化。图3所示为INTEL公司CPU单位面积功耗随工艺变化趋势8。5EMNETTF,BIEGELMPOWERREDUCTIONTHROUGHRTLCLOCKGATINGZSYNOPSYSUSERSGROUP,SANJOSE,20006NARENDRASGANDCHANDRAKASANALEAKAGEINNANOMETERCMOSTECHNOLOGIESJSPRINGER,20
17、067GUPTAP,KAHNGAB,SHARMAP,ETALSELEVTIVEGATELENGTHBIASINGFORCOSTEFFECTIVERUNTIMELEAKAGECONTROLJDESIGNAUTOMATIONCONFERENCE20043273308陈忠民剖析CPU文档监控技术DB/OLHTTP/ARTICLEEDNCHINACOM/PC/200610081111052HTM,20065图3INTEL公司CPU单位面积功耗随工艺变化趋势图中白色柱状图表示晶体管集成度以100程度提高时，动态和静态功耗变化趋势；灰色柱状图表示晶体管集成度以50程度提高时，动态和静态功耗变化趋势。可见，
18、若CPU集成度以50提高时，尽管动态功耗不断下降，但静态功耗急速提升，总功耗仍将不断攀升；若集成度采用传统习惯的100提高，则两者功耗都在增大，而静态功耗的比例会越来越重；当达到45NM工艺时，静态功耗与动态功耗达到基本相同的水平。注意到，图中的纵坐标是以10倍比例递增的，可见静态功耗增长速度之快。集成电路的功耗已经称为电路设计的难题和关键之一，而在低功耗设计的领域，针对降低静态功耗的研究也已成为新的焦点。63低漏功耗技术概述目前，电路级的漏功耗优化技术，大致可以分为休眠漏功耗优化技术和活动漏功耗优化技术两类。休眠漏功耗优化技术主要降低的是电路模块处于空闲状态下的漏功耗；而活动漏功耗优化技术主
19、要降低的是电路工作状态下的漏功耗。31休眠漏功耗优化技术休眠漏功耗优化技术主要有1）功控技术9POWERGATINGTECHNIQUE使用开关控制电路关闭空闲状态的电路模块，从而减小空闲状态下的电路漏功耗。功控技术对减小空闲电路模块的漏功耗有显著效，然而，加入的大尺寸开关控制电路将产生额外的芯片面积，同时产生额外的动态功耗。2）输入矢量控制技术10INPUTVECTORCONTROL通过选择漏功耗最小的输入组合来优化电路的漏功耗。但因为需要对所有可能的输入矢量进行模拟来寻找最优组合，所以实现复杂，工程量大。32活动漏功耗优化技术活动漏功耗优化技术主要有1）双阈值技术DUALTHRESHOLDC
20、MOS11在电路的关键路径采用低阈值晶体管，以保证电路的性能，非关键路径采用高阈值晶体管，以降低电路的漏功耗。然而，在广泛使用的传统静态互补CMOS组合电路中，由于上拉PMOS与下拉NMOS均是关键路径，故电路级双阈值技术难以获得应用。2）沟道长度调制技术GATELENGTHBIASING12通过适当增大MOS管的沟道长度，可以减小亚阈值漏电流，从而降低漏功耗；但这却会使电路速度下降，因此适用对象及范围会受到限制。综合应用上述技术和方法可以有效的降低电路的漏功耗，但是其中大部分电路级的技术还没有应用到低功耗标准单元的设计，因此，应用已有的电路级低功耗技术设计低漏功耗标准单元是一项有意义的科研探
21、索。9KIMHOANDSHINYSEMICUSTOMDESIGNMETHODOLOGYOFPOWERGATEDCIRCUITSFORLOWLEAKAGEAPPLICATIONSJIEEE,2007,0651251610KIMKK,KIMYB,PARKN,ETALLEAKAGEMINIMIZATIONTECHNIQUEFORNANOSCALECMOSVLSIJIEEEDESIGNANDTESTOFCOMPUTERS,VOL244,20070832233011NAGARAJANCS,LINYUAN,GANGQU,ETALLEAKAGEOPTIMIZATIONUSINGTRANSISTORLEVEL
22、DUALTHRESHOLDVOLTAGECELLLIBRARYJSYMPOSIUMONQUALITYOFELECTRONICDESIGN,2009,10626712KAHNGAB,SHARMAPANDMUDDUSIMPACTOFGATELENGTHBIASINGONTHRESHOLDVOLTAGESELECTIONJIEEEISQEDPROCEEDINGSOFTHE7THINTERNATIONALSYMPOSIUMONQUALITYELECTRONICDESIGN200674沟长调制技术41沟长调制原理沟长调制技术，是一种新型的低漏功耗技术。它的原理是通过增加电路元件的沟道长度，来降低其静态漏
23、功耗。这样做的代价是增大了电路延时，降低了整体性能和效率。研究发现，随着沟道长度的增加，漏功耗将以指数形式下降，而延时仅以线性方式增长，这就为沟长调制技术的应用提供了可能通过增加适当的沟道长度可以实现漏功耗的大幅下降，而不致损失过多的电路性能。为了寻找这个适当的沟道调制长度，平衡低功耗与高延时的得失，可以用功耗延时积（功耗延时积功耗延时）来衡量电路性能。漏功耗与延时各自的曲线特性决定了功耗延时积的曲线呈现二次曲线特性，如图4所示。当沟道长度为L时，功耗延时积达到最小，即功耗与延时矛盾的最优解。此外，从设计流程观点来看，仅仅少量的增加沟道长度不会影响引脚和版图的兼容性。功耗延时积PDP沟道长度L
24、图4功耗延时积随沟长变化的示意图411晶体管级沟长调制对于标准单元中的每一个元件，标准单元库中都有相对应的延时参数。晶体管级的沟长调制方法就是对单元中的部分晶体管进行沟长调制，以实现1）在关键路径上使用未调制元件，保证电路延时尽可能小；2）使漏功耗最小化。通过分析单元的拓扑结构，我们可以确定其中的关键路径，并据此决定对哪些晶体管进行沟长调制。鉴于这种方法比较复杂，我们采用以下方式使该过程自动化我们枚举出每个单元所有的沟长调制法的配置方式，然后针对每种配置，使用SPICE计算出它在连接一个标准反相器负载时的延时和漏功耗，最后选择其中一种延时最小的配置方式作为其沟长调制方式。图5所示为二输入与非门
25、的晶体管级沟长调制示意图。若设输入A到输出Y的路径为关键路径，那么只有输入端B的PMOS元件可以进行沟长调制，而不影响电路延时性能。8VDDVSSABABL130NML130NML130NML138NMY图5130NM工艺下，与非门的晶体管级沟长调制（设AY为关键路径）412单元级沟长调制单元级沟长调制方法针对标准单元进行整体调制。如图6所示，对标准反相器单元中所有的元件进行沟长调制，生成沟长调制单元，并用其扩展标准单元库。VDDVSSINOUTBL130NML130NMVDDVSSINOUTBL150NML150NMA标称值反相器单元B沟长调制过的反相器单元图6130NM工艺下，反相器的单元
26、级沟长调制在进行基于标准单元的ASIC设计时，使用沟长调制扩展单元必然会增加电路延时，降低其运行速度。为了对额外产生的延时进行优化，尽可能地降低延时，可以在电路的非关键路径上采用低速9的沟长调制标准单元，而在关键路径上仍然使用高速的标称值标准单元。通过探索发现，先全部使用标称值沟长单元构建电路，然后用沟长调制过的单元逐步代替非关键路径上的元件，能够更有效的找到漏功耗优化的最佳方案。42标准单元沟长调制及前仿本文提出的基于标准单元的沟长调制采用的是单元级的调制方法。在设计沟长调制的标准单元之前，先要通过版图前仿真得到最佳的沟道调制尺寸，以便之后的版图绘制。前仿使用的是HSPICE仿真。HSPIC
27、E是METASOFTWARE公司为集成电路设计专门开发的一个商业化通用电路模拟软件，它可以对电路作精确的仿真、分析和优化。通过设计和仿真HSPICE网表，再用SPICEEXPLORER加载输出波形文件（TR0文件），可以得到我们所需要的延时和漏功耗数值。以下是沟长调制前仿的主要步骤。421建立仿真平台模型为了模拟标准单元的工作环境，我们需要为其搭建仿真平台。本文将以反相器，与非门和或非门为例研究标准单元的沟长调制，图7所示为反相器的仿真平台模型，虚线框内为被测反相器单元，输出端Y后接了两组反相器，以模拟负载电路，输入端同样连接反相器来模拟实际信号输入的情况。AIN1AIN2AYY1Y3Y4Y2
28、INVX1图7反相器INVX1的仿真平台模型图8为二输入与非门的仿真平台模型，或非门的仿真平台与此类同。AIN1AIN2AYY1Y3Y4Y2BIN1BIN2BNAND2X1图8与非门NAND2X1的仿真平台模型422设计HSPICE网表按照仿真模型设计HSPICE网表，以下是反相器仿真模型的网表10SUBCKTINVX1INVDDVSSOUTMPM0OUTINVDDVDDP12L130E9W640E9AD2112E15AS2112E15PD194E6PS194E6M1MNM0OUTINVSSVSSN12L130E9W420E9AD1386E15AS1386E15PD15E6PS15E6M1EN
29、DSINVX1XINVX1AIN1VDDDVSSSAIN2INVX1XINVX2AIN2VDDDVSSSAINVX1XINVX1_RAVDDVSSYINVX1XINVX6YVDDDVSSSY1INVX1XINVX7Y1VDDDVSSSY2INVX1XINVX8YVDDDVSSSY3INVX1XINVX9Y3VDDDVSSSY4INVX1网表第一部分是反相器单元INVX1的定义，包括结构和尺寸；第二部分定义的是单元之间的连接，连接后效果如图6所示。通过改变反相器定义中的沟道长度L，可以实现沟长调制。本文研究测试了单元沟长分别为130NM、140NM、150NM、160NM、170NM、180NM
30、、190NM、200NM、210NM、220NM、230NM、240NM时的延时和漏功耗。其它单元的HSPICE网表见附录。建立仿真模型后，还需设置激励。以与非门NAND2X1为例，要测其漏功耗，需保持激励不变，但电路在不同激励情况下的静态漏功耗又各不相同，故必须使用测试所有可能激励情况下的漏功耗，再求平均值的方法来得到电路的漏功耗。NAND2X1的静态漏功耗随沟长变化情况如表1所示。表1NAND2X1不同沟长时的漏功耗漏功耗（PW）沟长（UM）输入00输入01输入11输入10平均值01348402460019700111001506001441601840015200884011650015
31、373014600125007550959501634401220010700676082750173250107009600626074530183130963087605920686001930308940822056806468020301083807860552061930213000802076205400601011022300077407440531058730233000762072905250579002530607380717051705695测试延时的时候，需要保持输入动态变化，以测得信号上升和下降沿的延时。延时的测量原理如图9所示，是从输入变化50的时间点测到输出响应变
32、化50的时间点，上升沿和下降沿的测量方法相同。同漏功耗测试一样，测量延时需要测出所有可能情况下的延时，再计算平均延时。NAND2X1的延时随沟长变化情况如表2所示。VDD00TPHLTPLHTTVINTVOUTTVDD50图9信号传输延时测量示意图表2NAND2X1不同沟长时的延时延时（PS）沟长（UM）输入1011输入1101输入0111输入1110平均值013370042003200517040680143860456033605690436801540904960356062404713016434053403790680050680174530577039007320538001848
33、10616041307900575001950106500423084306043020528068804440894063850215490729046609510673802257007690483010000705502359708110504010600743002564608820534011800810543仿真数据分析本文对反相器（INVX1）、二输入与非门（NAND2X1）、二输入或非门（NOR2X1）、三输入与非门（NAND3X1）以及三输入或非门（NOR3X1）进行了HSPICE前仿，以下是根据反相器（INVX1）的漏功耗、延时和功耗延时积数据绘制的曲线图，其他单元的数据图
34、表见附录。1225303540455055606570013014015016017018019020021022沟道长度（UM）平均延时（PS）507090110130150平均漏功耗（PW）平均延时PS平均功耗PW图10INVX1漏功耗和延时的变化曲线32003400360038004000420044004600013014015016017018019020021022沟道长度（UM）功耗延时积PWPS图11INVX1功耗延时积的变化曲线结果分析通过图示可以清楚的看出，随着沟道长度的增加，漏功耗呈指数下降，而延时仅线性上升，导致功耗延时积先减小后增大，可以由此找到功耗延时积最小时对应的
35、沟道长度。各标准单元沟长调制的最佳方案如表3所示。表3各实验标准单元沟长调制的最佳方案标准单元最佳调制尺寸（NM）调制后漏功耗下降（）调制后功耗延时积下降（）INVX118055882374NAND2X119057053620NAND3X118055653156NOR2X120058563485NOR3X119052302901135标准单元设计通过HSPICE仿真得出最佳沟长调制方案后，本文对反相器（INVX1）、二输入与非门（NAND2X1）和二输入或非门（NOR2X1）进行了经沟长调制的新标准单元设计。此外，为了提供不同的驱动能力，又增添了沟道宽度是原来整数倍的单元二倍沟道宽度反相器（I
36、NVX2），三倍沟道宽度（INVX3），四倍沟道宽度（INVX4），二倍沟道宽度与非门（NAND2X2），二倍沟道宽度或非门（NOR2X2）。同时，还设计了作为对照组的标称值单元（沟长为130NM）INVX1_SMIC13，INVX2_SMIC13，INVX3_SMIC13，INVX4_SMIC13，NAND2X1_SMIC13，NAND2X2_SMIC13，NOR2X1_SMIC13，NOR2X2_SMIC13。下面以反相器（INVX1）为例，介绍标准单元的设计流程，其他单元的设计见附录。考虑到版图的设计规则以及兼容性，我们无法任意改变沟道长度，故需对各单元的沟长调制尺寸进行微调，调试结果如
37、下INVX1沟长为150NM，INVX2沟长为180NM，INVX3沟长为165NM，INVX4沟长为180NM，NAND2X1沟长为165NM，NAND2X2沟长为190NM，NOR2X1的PMOS沟长为200NM，NOR2X1的NMOS沟长为165NM，NOR2X2的沟长为200NM。51原理图设计反相器INVX1的原理图如图12所示。反相器采用静态互补逻辑模式设计，当输入A为高电平时，NMOS管导通，PMOS管截止，输出Y连接到低电平VSS；当输入A为低电平时，NMOS管截止，PMOS管导通，输出Y连接到高电平VDD。YAVDDVSSP12N12W640NL150NW420NL150N图
38、12INVX1电路原理图52版图设计版图设计要遵循设计规则，不符合设计规则的版图在进行DRC检查时会报错。常用的设计规14则有两种1）制造商提供的微米设计规则，对所有版图都规定了最小尺寸；2SCMOS设计规则，基于按比例缩小设计规则，最小允许尺寸均为的整数倍。本文的版图设计采用的是比例缩放规则。随工艺的不同而变化，013UM工艺的缩放比例为006UM。以下为具体设计规则1层内设计规则最小宽度最小间距多晶硅（POLY）22金属1（METAL1）33有源区（N,P）33通孔（VIAHOLE）22接触孔（CONTACTHOLE）222）层间设计规则如图13所示，多晶硅（POLY）的最小宽度为2，伸出
39、有源区（ACTIVITYN）的最小长度为2，与有源区的最小间距为1；有源区的最小尺寸为33，离阱边缘的最小距离为5。2351NPOLYP23图13层间设计规则示意图按照设计规则，反相器版图的最小尺寸如图14所示。15223242124115VDDGNDMENTAL1POLY5PN单位109VIAHOLEVIAHOLECONTACTHOLECONTACTHOLE图14反相器版图的最小尺寸设计规则示意图根据以上规则，结合沟长调制前仿结果和版图兼容考虑，适当调整反相器沟道长度，使用CADENCE的IC5141工具绘制反相器INVX1版图如下16图15反相器INVX1版图53标准单元库设计版图设计完成
40、后，接下来的工序就是标准单元库的设计。单元库主要包括布局布线库，仿真库和综合库。设计流程如图16所示。版图综合库（LIB）SPICE网表仿真库（V）布局布线库（LEF）标准单元库ABSTRACTCALIBRELIBERTYNCXAREA3394800CELL_LEAKAGE_POWER6275513E01LEAKAGE_POWERWHEN“A“VALUE“6275513“LEAKAGE_POWERWHEN“A“VALUE“4882281“PINADIRECTION“INPUT“FALL_CAPACITANCE0002320CAPACITANCE0002400RISE_CAPACITANCE00
41、02490RELATED_POWER_PIN“VDD“14LIBERTYNCXUSERGUIDEZVERSIONB200812DECEMBER200819RELATED_GROUND_PIN“VSS“PINYDIRECTION“OUTPUT“FUNCTION“A“RELATED_POWER_PIN“VDD“RELATED_GROUND_PIN“VSS“INTERNAL_POWERRELATED_PIN“A“RISE_POWER“ENERGY_TEMPLATE_7X7“INDEX_1“0028,0044,0076,0138,0264,0516,102“INDEX_2“000079,0002054
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48、,011752,021217,041543,082398“,“006279,007869,010851,015240,022625,041342,082523“,“008633,010748,014505,020607,029696,044302,082255“,“012497,015137,020014,027750,039976,058539,088072“CELL_FALL“DELAY_TEMPLATE_7X7“INDEX_1“0028,0044,0076,0138,0264,0516,102“INDEX_2“000079,0002054,000474,0010112,0020856,0
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