1、VHDL变量与信号的差异1，赋值 方式的不同变量 := 表达式;信号 = 表达式;2，硬件实现的功能不同信号代表电路单元，功能模块间 的互联，代表 实际的硬件连线变量代表电路单元内部的操作，代表 暂存的临时数据3，有效范围不同信号（全局量）：程序包，实体，结构体变量（局部量）：进程，子程序注：在进程和子程序中，信号只能被使用，不能被定义说明4，赋值 行为的不同信号赋值延时更新数值，一般生成 时序电路变量赋值立即更新数值，一般生成 组合电路5，信号的多次赋值a, 一个进程中：仅最后一次赋值有效b, 多个进程中：称为多源驱动（如总线结构）能综合成硬件电路的多源驱动有三种：线与，线或，三态例子ARC
2、HITECTURE rtl OF sig ISSIGNAL a,b : STD_LOGIC; -定义信号BEGIN PROCESS(a,b)BEGINa = b;b = a;END PROCESS;END rtl ;由于信号赋值的延时性（赋新值发生在进程结束时），所以结果是 a,b 的值互换ARCHITECTURE rtl OF var ISBEGIN PROCESSVARIABLE a,b : STD_LOGIC;-定义变量BEGINa := b;b := a;END PROCESS;END rtl ;由于变量赋值的立即更新，所以 结果是 a 和 b 的值均为 b变量信号区别关于变量（Var
3、iable ）和信号（Signal），很多书都有介绍，基本上都是说信号会有延时，而 变量是立即赋值的，但是对于两者到底有什么区 别， 说的不是很透 彻。以至于我对两者的理解也一直很模糊，只能在实践中慢慢体会。下面介绍个例子，希望可以给朋友们一点启发：1.信号library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity xor_sig isPort ( A : in STD_LOGIC;B : in STD_LOGIC;C : in STD_
4、LOGIC;X : out STD_LOGIC;Y : out STD_LOGIC);end xor_sig;architecture Behavioral of xor_sig issignal D: STD_LOGIC;beginSIG:process (A,B,C)beginD = A; - ignored !X = C xor D;D = B; - overrides !Y = C xor D;end process;end Behavioral;这段程序的本意是:X = A xor C; Y = B xor C。事 实上，在利用 ISE 10.1 综合以后得到的结果如下图：等效的逻辑
5、图是这样的：显然，综合器将信号 A 给忽略了， 这跟我们希望的是不一致的。仔细观察综合过程发现，在综合时会产生一条 WARNING:Input is never used. This port will be preserved and left unconnected if it belongs to a top-level block or it belongs to a sub-block and the hierarchy of this sub-block is preserved.大意是说输入从未使用，如果是 顶层程序或者属于一个子模 块并且该子模块有这个端口时，会被保留，其余情况
6、下端口会被忽略掉。2.变量library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity xor_sig isPort ( A : in STD_LOGIC;B : in STD_LOGIC;C : in STD_LOGIC;X : out STD_LOGIC;Y : out STD_LOGIC);end xor_sig;architecture Behavioral of xor_sig isbeginVAR:process (A,B,C)
7、variable D: STD_LOGIC;beginD := A;X = C xor D;D := B;Y = C xor D;end process;end Behavioral;这段程序的本意与上面是一样的:X = A xor C; Y = B xor C。在利用 ISE 10.1 综合以后得到的结果如下图：等效的逻辑图是这样的：可以看出，采用变量时，程序综合的结果与我们希望的是一致的。3.总结在一个进程中，如果对一个信号多次 赋值，那么，只有最后一个值才是有效的。如果对变量多次赋值，那么每次赋值都是有效的，并且，变量的值在再次赋值之前一直保持不变。信号跟硬件有点类似，并且是在 进程结束
8、的时候才更新；变 量是立即更新的，因此可以影响程序的功能，但变量的好处是仿真速度更快。因此，通常情况下，推荐使用信号，可以保证程序的正确性。VHDL 语 言中的信号、 变量与常量异同比 较在 VHDL 中，对 象是指用来保持数据的一些客体 单元。VHDL 中的对象主要有 4 种：常量（CONSTANT）、变量（VARIABLE）、信号（ SIGNAL）和文件（FILE）。本文主要讨论前面三种在实际应用中的异同点.传统的计算机高级语言(如 C 语言)也有常量与变量.在语法上它们有相似的地方.而对于信号却是硬件描述语言(本文指的是 VHDL)中特有的元素.1信号、变量与常量的意义11 信号是指在设
9、计实体中数据交 换的一种手段，采用信号对象可以把设计实体连接在一起形成模块。在硬件电路中代表一条硬件 连线，有 时信号会被 综合成一个寄存器。12 变量主要是对暂时数据进 行局部存储，它是一个局部量。13 常量就是一个定 值， 对某些特定类型数据赋予的数值。定义一个常数主要是为了使设计实体中的某些量易于阅读和修改2信号、变量与常量的声明信号、变量与常量三者在使用前都必需先声明后使用，否 则 会产生编译错误。21 信号的声明SIGNAL 信号名 ，信号名：数据类型 ：=表达式；如：SIGNAL clk:bit1;SIGNAL reset:bit;SIGNAL data_bus:bit_vecto
10、r(7 DOWNTO 0);在信号声明中可以同时进行赋初值，其 赋值语法结构为SIGNAL clk:bit:=0;SIGNAL reset:bit=1;SIGNAL data_bus:bit_vector(7 DOWNTO 0):=01000101”;22 量的声明VARIABLE 变 量名 ，变量名 ：数据类型：=表达式；如：VARIABLE i: interger RANGAE 0 TO 15:=0;VARIABLE enable:bit;在变量说明中可以同时进行赋初值，其 赋值语法结构为：如：VARIABLE flag:bit:=1;VARIABLE data_buffer:bit_ve
11、ctor(7 DOWNTO 0):=01000101”;23 量的声明CONSTANT 常量名，常量名：数据类型：= 表达式；如：CONSTATNT VCC：real:=5.0;CONSTANT delay_time:time:=10 ns;3信号、变量与常量的使用范围31 信号的使用范围信号可以在 architecture、package、entitiy 中声明，是全局量可以在全局使用。32 变量的使用范围变量可以在 process、function、procedure 中声明，也只能在 process、function、procedur 中使用不是全局变量。33 常量的使用范围常量可以用于
12、上面两种场合。4信号、变量与常量的使用差别41 从硬件电路系统来看，常量相当于电路中的恒定电平，如 GND 或 VCC 接口，而 变量和信号则相当于组合电路系统中门与门间的连接及其连线上的信号值。42 从行为仿真和 VHDL 语 句功能上看，二者的区别主要表现在接受和保持信号的方式、信息保持与传递的区域大小上。例如信号可以设置延时量，而变量则不能；变量只能作为局部的信息载体，而信号则可作为 模块间的信息载体。 变量的设 置有时只是一种过渡，最后的信息传输和界面间的通信都靠信号来完成。43 从综合后所对应的硬件电 路结构来看，信号一般将 对应 更多的硬件结构，但在许多情况下，信号和变量并没有什么
13、区 别。例如在 满足一定条件的进 程中，综合后它们都能引入寄存器。这时它们都具有能够接受 赋值这一重要的共性，而 VHDL 综合器并不理会它们在接受赋值时存在的延时特性。44 虽然 VHDL 仿真器允许变 量和信号设置初始值，但在实际运用中，VHDL 综合器并不会把这些信息综合进去。这是因 为实际的 FPGA/CPLD 芯片在上电后，并不能确保其初始状态的取向。因此，对于时序仿真来说， 设置的初始值在综合时是没有实际意义的45 信号和变量是 VHDL 中重要的客体，他们之间的主要区别有：信号赋值至少要有 延时；而变量赋值没有。信号除当前值外有许多相关的信息，如历史信息和投影波形；而变量只有当前值。进程对信号敏感而不对变量敏感。信号可以是多个进程的全局信号；而 变量只在定义他们的顺序域可见（共享变量除外）。信号是硬件中连线的抽象描述，他们的功能是保存变化的数据值和连接子元件，信号在元件的端口连接元件。变量在硬件中没有 类似的对应关系，他们用于硬件特性的高层次建模所需要的计算中。 通过前面的讨论，在使用 VHDL 设计 FPGA/CPLD 芯片时要灵活运用信号、变量与常量对象提高设计效率
