1、半导体制程微细化趋势：从 65nm 到 45nm2008-02-251965 年 intel 创始人 moore 提出“随着芯片电路复杂度提升，芯片数目必将增加，每一芯片成本将每年减少一半”的规律之后，半导体微细化制程技术日新月异，结构尺寸从微米推向深亚微米，进而迈入纳米时代。半导体制程微细化趋势也改变了产业的成本结构，10年前 ic 设计产业投入线路设计与掩膜制程的费用，仅占总体成本的 13%，半导体生产制造成本约占 87%。自 2003 年进入深亚微米制程后， ic 线路设计及掩膜成本便大幅提升到 62%。当芯片结构体尺寸小于 100 纳米时，光学光刻技术便面临技术关键：硅晶制程光刻技术的
2、线宽已小于曝光的波长长度，而光刻技术所能制作的线宽，是与光源的波长成正比。在朝向 45 纳米制程的趋势下，必须要能够降低波长、增加数值孔径(na，numericalaperture) 、提高光刻，才能制作微细化芯片。所以能否研发出能满足微细化制程所需、且具市场竞争力的光刻曝光技术，对 idm、foundry、以及 fabless 半导体产业来说，非常重要。因此目前在晶圆制程技术上，各厂要面对的课题是：如何有效降低制程微细化电路之间的静态功耗，特别是漏电流；以及 rc 时间延迟的问题；并防止介质机械强度下滑；同时，增加晶体密度、降低电路耗用面积、提升运作时钟频率，并且节省电能。举例来说，45 纳
3、米芯片在逻辑开关时的切换效率，比起 65 纳米远高出 30%；再者 45纳米芯片耗电量较低，在相同运作时钟下，静态功耗的漏电流能比过去减少 5 倍；动态功耗(亦即场效应管进行切换时) 也比以往减少 30%。此外，45 纳米场效应管密度是 65 纳米制程的 2 倍。不过在纳米制程时代，每芯片量产成本(diecost)的增加，几乎来自于昂贵的制造设备，制程也会更复杂。例如为了让 45 纳米制程技术更容易，与曝光相关的制造技术也必须同时升级，像曝光装置的影像景深 dof(depthoffocus)存在技术极限，所以也需要提高芯片全域的化学性机械研磨(cmp)的均一性。还有抗阻剂的薄膜化虽有利于提高芯
4、片整体的膜厚均等化，但由于耐蚀刻性较差，所以必须使用 3 层抗阻剂或硬掩膜(hardmask)，因此微细化制程技术会更复杂。65 与 45 纳米制程同时并进因此各半导体厂在进入 65 纳米以下制程时代时，可能就要花费多达 300 万美元以上的ic 设计成本来制造掩膜和试产(tryout) ，况且光刻技术的应用周期不断缩短，对于微细化制程的技术评估也要提早因应，因此各大厂对于微细化制程也已开始激烈的攻防战。例如umc 就预先针对 32 与 22 纳米制程作技术评估，这结技术内容包含绝缘体硅(soi)、应变硅(strained-si)、高介电常数门极绝缘层(high-kgatedielectric
5、)、金属门极(metalgate)以及多门极场效应管(multi-gatefet)等。tsmc 也提出浸润式光刻技术，被视为未来具备继续挑战 65 及45 纳米、甚至 32 及 22 纳米的实力。2006 年 9 月 ibm、chartered、infineon 以及samsungelectronics，联合开发首款 45 纳米制程芯片，预计在 2007 年底前完成验证。intel和 micron 合资的 imflash，也已宣布成功产出 45 纳米制程 nandflash 芯片。10 月appliedmaterials 也在研发中心完成 45 纳米制程芯片试验制程机台。intel 宣布的 4
6、5 纳米制程量产时程则为 2007 年上半年，tsmc45 纳米制程浸润式光刻技术倾向在 2007 年 q3 量产，umc 在 65 纳米制程技术已开始量产，45 纳米制程技术也已添置新机种，主要新技术已开发完成，正进行整合验证，预计在 2007 年 q3 至 q4 可进入量产。提升浸润式光刻曝光技术在 0.13 微米及 90 纳米制程阶段，要在晶圆(wafer)上光刻光刻(lithography) 出电路(circuit)，就要制作相关的掩膜(mask)光刻技术。在这个阶段，半导体光刻制程大多采用 arf激光光源(曝光波长为 193 纳米 )进行曝光显影。一般而言，掩膜分辨率视不同技术时代及
7、应用层(layer)，定有不同的掩膜等级(maskgrade)，每种掩膜等级有其相对应的品质规格，其规范品质重要项目包括缺陷数(defects)、关键尺寸(cd， criticaldimension)、或是在整片掩膜中的精准度(accuracy)及均匀度 (uniformity)等等。当进入纳米制程后，由于半导体芯片电路更为精细、电路集积度愈高，所使用的光源波长需求也更为缩短，原本 157 纳米光刻技术因无法克服二氟化钙透镜结构双折射的问题，多数厂商倾向用浸润式光刻技术(immersionlithography)延伸至 193 纳米曝光设备，达到大量节省研发及导入成本的目的，这也使得itrs(
8、internationaltechnlogyroadmapforsemiconductors)顺应时势决定采用浸润式光刻技术，并使其成为 65 纳米技术节点的主流光刻技术。湿浸式技术是以流体介质的穿透度与折射率的光学特性为基础，相关光刻技术便以水作为流体介质，应用在 193 纳米波长曝光机基础上，于光源与晶圆之间加入水，可使波长缩短到 132 纳米，比起干式光刻技术(drylithography) ，还可支持 65、45、甚至到 32 纳米制程。不过其间形成的微气泡可能损及晶圆成像，如何预先去除纯水(upw)中的气体，是预防气泡生成的关键之一，再者水与光阻交互作用，会对不同光阻剂造成程度伤害，
9、因此也必须改良相关技术。虽然浸润式 arf 曝光技术可以沿用现有的 arf 曝光设备，但微细化制程趋势更严谨地要求解析度与 dof，因此在 45 纳米之后，如何找到比纯水还高折射率的液体材料来提高数值孔径(na)，便是无可回避的挑战。主要半导体大厂包括 tsmc 和 umc 都已开始导入浸润式光刻技术，umc 预计在 2007 年下半年投入 45 纳米制程，采用浸润式光刻技术。ti 在 2006 年 6 月已初步研发出浸润式光刻制造 45 纳米制程芯片的技术，其内存细胞(memorycell)仅占 0.24 平方微米，较 1 月 intel率先推出首批导入 45 纳米制程芯片内存细胞的 0.3
10、46 平方微米，还要缩小 30%。另外，9月 dupont 宣布已开发出配合 32 纳米制程所需之浸润液的新式光刻技术。先前 nikon 于 2005 年 7 月各自宣布开发出 na 值为 1.30 的湿浸式 arf 曝光设备，已在2006 年底使用。asml 在同月发布 na 为 1.35 的湿浸式设备，被认为是使用纯水的湿浸式曝光设备中的实际最高值，预计在 2007 年中期问世。研发无法见光的光刻技术未来会接续 193 纳米 arf 光刻技术，应该会是超紫外光(extremeultraviolet；euv)光刻技术，使光波长进入不可见光的极紫外线层次。由于半导体光刻制程往后需要采用高折射率
11、材料来提高 na 值，euv 光刻技术的光波长原本就只有 13.5 纳米，光会在空气中被吸收，所以只能在真空环境中才能透射；其所采用的掩膜透镜，是属于反射式的元件，因此足以应付纳米微细制程所需。intel 预计在 2009 年，正式采用紫外线(euv) 光刻这项技术来进行 32纳米制程的量产作业。不过目前 euv 技术尚未成熟，未能接续 193 纳米光刻技术，半导体大厂还是会一面沿用浸润式光刻技术、一面寻找更为适合的湿浸式流体介质，以改善掩膜透镜材料。像是其他新时代技术(nextgenerallithography ；ngl)包括纳米转印光刻技术(imprintlithography)，也开始
12、被业界期待可达到制程 10 纳米以下的结构境界，成本与市场潜力甚至可以取代 euv 光刻技术。发展可降低 rc 延迟的介电材料为何要解决 rc 延迟因为到 65 及 45 纳米微细化制程阶段，半导体芯片电路的金属线宽愈来愈微小，导线层数越来越多。且由于电气与机械特性的关系，信号传输会因短路而产生延迟。逻辑芯片电路的信号传输，也因制程细微化使绕线距离缩短，绕线容量增加而导致绕线延迟。这些都必须以铜导线与低介电材料，取代先前的铝合金，来解决电容电阻时间延迟(rctimedelay)问题，因此低介电材料的开发与应用也变得愈来愈紧迫。在 0.13 微米之前的晶圆制程中，siof 是厂商最多采用的介电质
13、材料，其介电常数k(keff)值介于 3.72.8 之间。自 0.13 微米已降微细制程时代开始，降低 rc-delay 的需求开始浮现，半导体厂多以采取降低后段制程的金属连接线电阻与金属线间电容的方法，基本上以铜作为材料的低介电常数(cu/low-k)制程技术为主。在降低电阻方面，以铜来取代传统铝导线，尔后持续对铜导线制程中使用扩散绝缘层(diffusionbarrier)，并对其厚度做最适化(optimization)处理，绝缘层之材料均采高阻值之钽(ta)/ 氮化钽(tan) 等。因此降低金属线间的电容值，必须应用低介电常数(low-k)材料，作为金属导线间的绝缘层(intermetal
14、dielectrics)，一般 low-k 材料的 k 值，涵盖 3.1、2.9、2.7，一路演进至目前的 2.5。low-k 材料是 90 纳米技术最重要的关键， 90 纳米制程所使用 low-k 材料的 k 值约在 3.02.9 之间，60 纳米以下的制程，才会采用 2.5 和 2.4k 值的材料，以有效降低金属导线间的电容值。综合来说，在微细化制程整合过程中，降低 rc 延迟技术提升的方向，多以针对会影响电阻的金属连接线厚度、与影响电容值的金属导线间绝缘层厚度为主。low-k 制程趋势：防止机械强度下滑下一代 low-k 材料的特性，不仅只因应 45 纳米微细制程的需求，也要有效解决 l
15、ow-k本身因电路 dof 制程所产生的铜阻抗增加以及机械强度下滑的问题。制程从 65 纳米朝向45 纳米时，低介电膜硬度会急速下降，因此经过薄膜化后的 low-k 材质，能够具备多小孔尺寸、且具高密度硬度的特性，就显得相当重要。目前应用 low-k 材料的最大问题点，在于如何防止机械强度下滑。因为期望能够降低low-k 材料的介电常数，与希望提高 low-k 材料绝缘膜的机械强度，这两者之间是相互矛盾的。未来问题的困难度不在于让 low-k 材料的 k 值达到 2.0 以下，而是如何让超低 k 值材料的机械强度提高。除了低 k 值材料的特性直接影响半导体量产效率外，另外如何让铜与低 k 值材
16、料有效整合应用，不仅对 65 纳米和 45 纳米制程，从整个 ic 制程技术来看，也将充满关键性的挑战。无止尽的追寻？当半导体微细化制程从 65 纳米迈向 45 纳米、甚至芯片结构体尺寸将朝向 32 或是 22纳米之际，我们将会面临什么未知的物理性质变化？为了追寻更微小体积、切割更多芯片的商业成本效益，我们的制程技术如何再进一步地去突破，会有什么样的材料正等待着我们去发掘？这场由半导体微细制程技术专业研发人员默默进行的追逐战，正在微观物理世界中翻腾着。会有止尽的终点吗？如果答案是肯定的话，那会是在哪里？终点的原因会是什么？如果答案是否定的话，那又是什么意义？无论答案如何，那都终将会撼动世界。或
17、许这也是为什么，半导体微细化制程令人着迷的所在吧！挑战微细化纳米技术今后 15 年半导体技术发展方向 2008-2008 年半导体生产设备、材料、零部件行业将出现新一轮产品研发热。该行业大举引进最新的高效率生产技术，挑起了夯实电子产业发展基础的重任。 挑战微细化纳米技术 最近发表的 ITRS(国际半导体技术蓝图)深入分析了今后 15 年半导体技术发展方向。 回顾该行业技术发展的轨迹，我们发现，人们除了把目光聚集到 High-k 门极电介质的前瞻性引入、超越摩尔定律 (后摩尔定律技术 )上之外，还格外关注存储器与微机电系统(MEMS)间的对话。2007 年 11 月在夏威夷召开的 ITPC(半导
18、体行业国际会议) 也把直径 450毫米的晶圆、面向 3D 功能的 45m 薄型化晶圆、挑战 45 纳米以下微细化作为会议的基本议题。 2008 年该行业的课题是，在上述下一代技术的基础上建立高效率生产线，推出应用产品新方案。 利用芯片薄型化技术挑战微细化纳米技术。在尖端半导体制造领域，从晶圆芯片封装工序开始需要预先计算封装形态、生产工序中芯片的受力情况或承载的压力。随着晶圆产品向纳米级微细化发展，用于排除电路间相互干扰的 Low-k 层将越来越脆弱。另一方面，各方开始引进集成度更高、耗能更低的薄型化堆栈 3D 芯片技术。 目前，通过液体渗透技术已经可以实现微细曝光，但是由于掩膜成像时图形常常走
19、形，需要调整，所以各道工序的工艺设备、材料、胶片、磨具厂家需共享信息，统一步调。 目前，大型代工企业正在整合前道工序至封装工序的整套设备。 搭载了芯片的印制电路板也有微细化和模块化发展的需求。要求生产厂商摒弃传统的单打独斗的思路，携起手来，相互协作，在封装工序与主板工序领域实现融合。 表面抛光工艺不断发展 下一代 45 纳米微细化节点、下下一代 32 纳米微细化节点技术正在发展。硅晶圆的切割、抛光、光阻涂敷工艺目前还无法克服晶圆表面的极微细异物。在形成电路的时候，为了克服曝光掩膜的日趋复杂和微细化，二次曝光技术被越来越多地采用。为使曝光、显影更微细、更鲜明，波长选择方式被越来越多地采用。源于折
20、射原理的聚光“浸渗” 技术已经成为研发的主流。 为了消除浸渗给晶圆表面带来的不良影响，需要在晶圆表面进行编码和除痕处理。 目前还存在的问题是，芯片上的电路图形在洗涤时容易被冲掉，层与层之间走线的孔洞形状大小不一，表面不够光滑。 用于表面抛光、处理的材料是由数百种材料混合在一起，经过反复试验才研制出来的最佳材料。 世界半导体制造设备厂商以日、美、欧的研究机构为核心结成了一体，共同开发最佳基础生产技术。同时还担负了技术革新、提高生产率、开拓化合物半导体激光光源及超高辉度 LED 生产等替代传统光源的革命性半导体产品的使命。2008 年该行业将面临硅循环市场的严峻挑战，同时市场的进一步扩大也是可以预见到的。
