1、数字集成电路的设计流程设计输入 ：以电路图或 HDL语言的形式形成电路文件；输入的文件经过编译后，可以形成对电路逻辑模型的标准描述；逻辑仿真（功能仿真） ：对如上形成的逻辑描述加入输入测试信号，检查输出信号是否满足设计要求；在此没有考虑任何时间关系，只是检测逻辑是否有错；数字集成电路的设计流程系统分割（设计综合） ：采用特定的设计方法分解实现电路模型，得到电路实际采用的逻辑单元及其相互连接形式；在 GA设计时，电路会分割为 2-3输入的逻辑单元，在 FPGA设计中，分割为 4输入逻辑单元 ,而采用 CPLD设计时，则分割为更大的逻辑单元。数字集成电路的设计流程系统分割（设计综合） ：采用特定的
2、设计方法分解实现电路模型，得到电路实际采用的逻辑单元及其相互连接形式；在 GA设计时，电路会分割为 2-3输入的逻辑单元，在 FPGA设计中，分割为 4输入逻辑单元 ,而采用 CPLD设计时，则分割为更大的逻辑单元。数字集成电路的设计流程前仿真 ：采用综合出的电路结构，对每个逻辑单元添加上对应的时间延迟信息；在此基础上进行仿真，检测电路是否存在逻辑或时序错误；电路的布局，定位与布线 ：对于通过前仿真的电路系统，从全局到局部，进行每个单元的定位以及相关的连线安排；数字集成电路的设计流程电路参数提取 ：根据连线的具体长度和负载程度，提取每一根连线的电阻 /电容参数，得到相应的时间延迟信息；后仿真
3、：将提取的连线参数代入到电路中，在此基础上进行仿真，检测电路是否存在逻辑或时序错误；数字集成电路的设计流程CAD阶段 (20世纪 60- 80年代初期 )利用计算机辅助进行 IC版图编辑、 PCB布局布线，取代手工操作。出现大量的软件工具产品。由于各公司独立开发，设计各阶段的软件彼此独立，不能进行系统级的仿真与综合，不利于复杂系统设计。电子系统设计的自动化过程CAE阶段 (80年代到 90年代初期 )各种设计工具，如原理图输入、编译与链接、逻辑模拟、测试码生成、版图自动布局以及各种单元库均已齐全。可以由RTL级开始，实现从设计输入到版图输出的全过程设计自动化。各种底层文本设计语言开始涌现。电子系统设计的自动化过程EDA阶段 (20世纪 90年代以后 )开始追求贯彻整个设计过程的自动化，硬件描述语言 (HDL)已经成为广泛使用的标准，设计的工具也已经相对成熟，从设计输入、逻辑综合到各层次的仿真工具都已具备比较完善的性能。设计者可将精力集中于创造性的方案与概念的构思上。电子系统设计的自动化过程在逻辑设计阶段，针对设计的输入编辑、仿真和综合过程，需要使用必要的软件工具进行支持；这种设计工具主要可以分为两类： 一类是由 PLD的制造商推出的针对特定器件的设计工具；另一类是由专业软件公司推出的针对特定用途的设计工具。数字集成电路的设计工具
