1、第五章1请在括号内填入适当答案。在 CPU 中：(1) 保存当前正在执行的指令的寄存器是（指令寄存器 IR）；(2) 保存当前正要执行的指令地址的寄存器是(程序计数器 PC)；(3) 算术逻辑运算结果通常放在（通用寄存器 ）和（数据缓冲寄存器DR ）。2参见下图（课本 P166 图 5.15）的数据通路。画出存数指令“STA R1 ，(R2)“的指令周期流程图，其含义是将寄存器 R1 的内容传送至（R2）为地址的主存单元中。标出各微操作信号序列。解：“STA R1 ，(R2)“指令是一条存数指令，其指令周期流程图如下图所示：3参见课本 P166 图 5.15 的数据通路，画出取数指令“LDA（
2、R3），RO“的指令周期流程图，其含义是将(R3)为地址的主存单元的内容取至寄存器 R0 中，标出各微操作控制信号序列。5如果在一个 CPU 周期中要产生 3 个脉冲 T1 = 200ns ,T2 = 400ns ,T3 = 200ns,试画出时序产生器逻辑图。解：节拍脉冲 T1 ，T2 ，T3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时 T1 = T3 =200ns ，T2 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T1 =5MHZ 。为了消除节拍脉冲上的毛刺，环型脉冲发生器可采用移位寄存器形式。下图画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲 T1 ，
3、T2 ，T3 的逻辑表达式如下：T1 = C1 ， T2 = ， T3 = 6假设某机器有 80 条指令，平均每条指令由 4 条微指令组成，其中有一条取指微指令是所有指令公用的。已知微指令长度为 32 位，请估算控制存储器容量。解：微指令条数为：（4-1）80+1=241 条取控存容量为：25632 位=1KB7. 某 ALU 器件使用模式控制码 M，S3，S2，S1，C 来控制执行不同的算术运算和逻辑操作。下表列出各条指令所要求的模式控制码，其中 y 为二进制变量，F为 0 或 1 任选。试以指令码（A，B，H，D，E，F，G）为输入变量，写出控制参数M，S3，S2，S1，C 的逻辑表达式。
4、解： M=GS3=H+D+FS2=1C=H+D+(E+F)y8某机有 8 条微指令 I1-I8，每条微指令所包含的微命令控制信号如下表所示。a-j 分别对应 10 种不同性质的微命令信号。假设一条微指令的控制字段为 8 位，请安排微指 令的控制字段格式。解：经分析，（e ,f ,h）和（b, i, j）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的 a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下：11.已知某机采用微程序控制方式，其控制存储器容量为 51248(位)。微程序可在整个控制存储器中实现转移，可控制微程序转移的条件共 4 个，微指令
5、采用水平型格式，后继微指令地址采用断定方式。请问:（1）微指令中的三个字段分别应为多少位？（2）画出围绕这种微指令格式的微程序控制器逻辑框图。解：（l）假设判别测试字段中每一位作为一个判别标志，那么由于有 4 个转移条件，故该字段为 4 位；又因为控存容量为 512 单元，所以下地址字段为 9 位，。微命令字段则是：（4849）= 35 位。（2）对应上述微指令格式的微程序控制器逻辑框图如下图所示。其中微地址寄存器对应下地址字，P 字段即为判别测试字段，控制字段即为微命令字段，后两部分组成微指令寄存器。地 址转移逻辑的输入是指令寄存器的 OP 码、各种状态条件以及判别测试字段所给的判别标志（某
6、一位为 1），其输出用于控制修改微地址寄存器的适当位数，从而实现微程序的分支转移 （此例微指令的后继地址采用断定方式）。12今有 4 级流水线分别完成取值、指令译码并取数、运算、送结果四步操作，今假设完成各步操作的时间依次为 100ns,100ns,80ns,50ns。请问：（1）流水线的操作周期应设计为多少？（2）若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第二条指令要推迟多少时间进行。（3）如果在硬件设计上加以改进，至少需推迟多少时间？解：(1) 流水线的操作时钟周期 t 应按四步操作中最长时间来考虑, 所以t=100ns；(2) 两条指令发生数据相关冲突情况：:ADD R1,
7、R2,R3 ; R2+R3R1SUB R4,R1,R5 ; R1-R5R4两条指令在流水线中执行情况如下表所示:ADD 指令在时钟 4 时才将结果写入寄存器 R1 中, 但 SUB 指令在时钟3 时就需读寄存器 R1 了，显然发生数据相关，不能读到所需数据，只能等待。如果硬件上不采取措施,第 2 条指令 SUB 至少应推迟 2 个操作时钟周期，即 t=2100ns=200ns；(3)如果硬件上加以改进(采取旁路技术),这样只需推迟 1 个操作时钟周期就能得到所需数据，即 t=100ns。15用定量描述法证明流水计算机比非流水计算机具有更高的吞吐率。解：衡量并行处理器性能的一个有效参数是数据带宽
8、（最大吞吐量），它定义为单位时间内可以产生的最大运算结果个数。设 P1 是有总延时 T1 的非流水处理器，故其带宽为 1/T1。又设 Pm是相当于 P1 m 段流水处理器延迟时 间 Tr，故 Pm 的带宽为1/（Tc+Tr）。如果 Pm 是将 P1 划分成相同延迟的若干段形成的，则T1mTc 因此 P1 的带宽接近于 1/mTc，由此可见，当 mTcTc+Tr 满足时，Pm 比P1 具有更大的带宽。16. 流水线中有三类数据相关冲突：写后读（RAW）相关；读后写（WAR）相关；写后写（WAW）相关。判断以下三组指令各存在哪种类型的数据相关。 (1) I1 LAD R1，A ； M（A）R1，M
9、（A）是存储器单元I2 ADD R2，R1 ；（R2）+（R1）R2(2) I3 ADD R3，R4 ；（R3）+（R4）R3I4 MUL R4，R5 ；（R4）（R5） R4(3) I5 LAD R6，B ； M（B）R6，M（B）是存储器单元I6 MUL R6，R7 ；（R6）（R7） R6解：（1）写后读（RAW）相关；（2）读后写（WAR）相关，但不会引起相关冲突；（3）写后读（RAW）相关、写后写（WAW）相关17参考教科书图 5.42 所示的超标量流水线结构模型，现有如下 6 条指令序列：I1 LAD R1, B; M(B) R1,M(B)是存储器单元I2 SUB R2, R1;
10、(R2)(R1) R2I3 MUL R3, R4; (R3)(R4) R3I4 ADD R4, R5; (R4)(R5) R4I5 LAD R6, A; M(A) R6,M(A)是存储器单元I6 ADD R6, R7; (R6)(R7) R6请画出：（1） 按序发射按序完成各段推进情况图。（2） 按序发射按序完成的流水线时空图。解：（1）(2)第六章1比较单总线、双总线、三总线结构的性能特点。3. 用异步通信方式传送字符“A“和“8“，数据有 7 位，偶校验 1 位。起始位 1 位,停止位 l 位，请分别画出波形图。解： 字符 A 的 ASCII 码为 41H=1000001B； 字符 8 的
11、 ASCII 码为 38H=0111000B；串行传送波形图为：注： B：起始位C：校验位 S：停止位 8同步通信之所以比异步通信具有较高的传输频率,是因为同步通信_。A.不需要应答信号；B.总线长度较短；C.用一个公共时钟信号进行同步；D.各部件存取时间比较接近。解： C9. 在集中式总线仲裁中，_方式响应时间最快，_方式对_最敏感。A.菊花链方式 B.独立请求方式 C.电路故障 D.计数器定时查询方式解： B A C10. 采月串行接口进行 7 位 ASCII 码传送，带有 1 位奇校验位，l 位起始位和 1 位停止位,当传输率为 9600 波特时，字符传送速率为_。A.960 B.873
12、. C.1372 D.480解： A11系统总线中地址线的功能是_。A 选择主存单元地址 B 选择进行信息传输的设备C 选择外存地址D 指定主存和 I/O 设备接口电路的地址解： D12系统总线中控制器的功能是_。A 提供主存、I/O 接口设备的控制信号和响应信号B 提供数据信息C 提供时序信号D 提供主存、I/O 接口设备的响应信号解： D14. PCI 是一个与处理器无关的_，它采用_时序协议和_式仲裁策略，并具有_能力。A.集中 B.自动配置 C.同步 D.高速外围总线解：D C A B15. PCI 总线的基本传输机制是_传送。利用_可以实现总线间的_传送，使所有的存取都按 CPU 的需要出现在总线上。PCI 允许_总线_工作。A.桥 B.猝发式 C.并行 D.多条 E. 猝发式 解： B A C D E17PCI 总线中三种桥的名称是什么？桥的功能是什么？解：PCI 总线有三种桥，即 HOST / PCI 桥（简称 HOST 桥），PCI / PCI 桥和 PCI / LAGACY 桥。
